[实用新型]沟槽型屏蔽栅器件

说明书

本实用新型属于半导体技术领域，具体涉及一种沟槽型屏蔽栅器件。一种沟槽型屏蔽栅器件，包括：一外延层；和至少一有源区沟槽，位于外延层上；有源区沟槽内具有：一栅极多晶硅，位于有源区沟槽内；一栅极氧化物介质层，位于栅极多晶硅与有源区沟槽上部之间；栅极氧化物介质层的上部具有：一氧化物凸起部，伸出于有源区沟槽；栅极多晶硅的上部具有：一第一凸起部，伸出于有源区沟槽；一第二凸起部，位于第一凸起部上方。本实用新型具有第一凸起部和第二凸起部，使得刻蚀时的多晶硅消耗量极小，消除了由于栅极多晶硅回蚀时刻蚀量波动对栅极多晶硅的实际长度产生的影响，可以通过加大刻蚀量确保转角处多晶硅不会产生残留，减小器件漏电流。

技术领域

本实用新型属于半导体技术领域，具体涉及一种沟槽型屏蔽栅器件。

背景技术

在低压沟槽型屏蔽栅器件中，尤其是小功率沟槽型屏蔽栅器件，要求使用较低的阈值电压值(Vth)。为了实现较低阈值电压值，器件的栅氧厚度往往很薄，通常小于350A，且为了降低导通电阻器件往往采用超短沟道设计。因此现有结构的低压沟槽型屏蔽栅器件中栅极多晶硅的实际长度的波动会给器件的阈值电压值造成较大的波动，而栅极多晶硅的实际长度的波动和器件制备过程中工艺参数的波动密切相关，难以控制及消除。

现有沟槽型屏蔽栅器件其工艺流程包括：

步骤①，高密度等离子体(HDP)回蚀；

步骤②，栅极氧化物介质层生长；

步骤③，栅极多晶硅积淀及回蚀至低于栅极氧化物介质层表面；

步骤④，湿法刻蚀表面栅极氧化物介质层。

通过上述工艺流程及后续工艺流程，最终得到如图1所示的现有技术的器件结构，包括外延层(Epi)101、外延层中沟槽(Trench)102、栅极氧化物介质层(GOX)103、栅极多晶硅(Gate Poly)104、横向氧化物介质层(Oxide)105、源极多晶硅(Source Poly)106、P型掺杂区(P-body)107、N型掺杂区(N+)108、连接孔(CT)109、连接孔注入区(BF2)110、介质隔离层(ILD)111、金属电极(AlCu)112等部分。

可见，这种结构沟槽102中栅极多晶硅的实际长度直接受栅极多晶硅回蚀(干刻)刻蚀量的影响，以及在湿法刻蚀去除栅极氧化物介质层时受栅极多晶硅损失量的影响，造成了器件的阈值电压值波动。

实用新型内容

本实用新型针对现有的沟槽型屏蔽栅器件由于多晶硅的实际长度的波动对器件的阈值电压值造成较大波动的技术问题，目的在于提供一种沟槽型屏蔽栅器件。

一种沟槽型屏蔽栅器件，包括：一外延层；和至少一有源区沟槽，位于所述外延层上；

所述有源区沟槽内具有：

一栅极多晶硅，位于所述有源区沟槽内；

一栅极氧化物介质层，位于所述栅极多晶硅与所述有源区沟槽上部之间；

所述栅极氧化物介质层的上部具有：

一氧化物凸起部，伸出于所述有源区沟槽；

所述栅极多晶硅的上部具有：

一第一凸起部，伸出于所述有源区沟槽；

一第二凸起部，位于所述第一凸起部上方。

所述有源区沟槽的中心深度：所述第一凸起部的凸起高度为100：+1.81～2.27，优选100：+1.90～2.13。

所述有源区沟槽的中心深度：所述第二凸起部的凸起高度为100：+1.80～8.10，优选100：+3.60～6.30。