[实用新型]一种基于FPGA的时隙交换装置

说明书

本实用新型提供一种基于FPGA的时隙交换装置，采用两个时隙存储器同时保存时隙数据，一个时隙存储器中存储的时隙数据用于提供给外部微处理器读取，实现外部处理器读取时隙数据的功能；另一个时隙存储器中存储的时隙数据用于提供给时隙交换控制模块做时隙交换时读取，实现时隙交换功能。分别在信号接收模块后端和信号发送模块前端，各加入两个小容量即写即读的缓存器实现乒乓操作进行时隙缓存，代替直接在较大容量的时隙存储器中做乒乓操作，更节省存储空间。相对于传统专用芯片的方式，更灵活，也更自主可控。对于现有FPGA的方式，在相同交换容量下，功能完善且更节约存储空间。

技术领域

本实用新型涉及数字交换网络技术领域，特别是涉及一种基于FPGA的时隙交换装置。

背景技术

数字交换网络基于时间分割信道，即把时间分割成周期性的时间段--时帧，再将时帧分割成更小的时间片—时隙，每个时隙在帧中占据一个恒定不变的位置，在固定的时隙上，周期性地传递用户信息。网络中不同用户之间的通信，其本质就是双方对应的时隙数据的交换，分别将通信一方对应的时隙数据交换到另一方对应的时隙中，就实现了双方信息的交换。用户入网时，为每个用户分配一个固定时隙，让用户在每个时帧内按照指定的时隙收发信号。

数字交换网络中处理时隙交换的核心部件较为传统的方法是采用专用数字交换集成电路，如MITEL公司的MT8980、MT90820、MT90826、MT90869等。这些集成电路实现了性能稳定的从小容量到大容量的数字交换功能。不可否认，此类芯片具有功耗低、可靠性高、调试方便等卓越性能特点。但这些芯片存在着很多ASIC产品所固有的一些缺陷，比如它的功能都已经固化，不能灵活根据应用需求更改设计，不利于系统后续的升级，扩展性差，因而缺少产品开发的灵活性。此外，这些芯片都是依赖国外进口，不仅价格昂贵，而且还随时面临国外厂商停产或停供的风险。

目前，国内同行开始研究基于通用芯片CPLD/FPGA的数字交换芯片的设计方法。一方面，CPLD/FPGA具有现场可编程的特点，这种极具灵活性、动态可配置的通用集成电路，绕过定制集成电路的复杂环节，使得某些应用的设计和配置变得更简单，极大地缩短了芯片研发周期，提高了设计和使用的灵活性。另一方面，国产FPGA的研发已基本进入完备的正向设计时代，产品也日渐成熟。

但是，现有的国内数字交换网络中，至少存在以下三条中其中一条不足：

第一，所需DPRAM存储空间会随数据总线数量的增加而双倍正比例增加，极为消耗FPGA集成RAM块资源；

第二，不具备外部微处理器读数据存储单元获取输入时隙数据的功能；

第三，不具备“消息”模式传输功能，即不能配置任意输出时隙传输指定的数据。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种基于FPGA的时隙交换装置，用于解决现有技术中的问题：

第一，所需DPRAM存储空间会随数据总线数量的增加而双倍正比例增加,极为消耗FPGA集成RAM块资源；

第二，不具备外部微处理器读数据存储单元获取输入时隙数据的功能；

第三，不具备“消息”模式传输功能。

为解决上述技术问题，本实用新型是按如下方式实现的：一种基于FPGA的时隙交换装置，包括连接于PCM总线输入端的信号接收处理单元、时隙存储模块、连接于PCM总线输出端的信号发送处理单元和连接于外部微处理器的微处理器接口模块，所述时隙存储模块分别连接于所述信号接收处理单元、信号发送处理单元和微处理器接口模块；

所述信号接收处理单元包括信号接收模块、接收时隙缓存器和时隙存储控制模块，所述接收时隙缓存器分别连接于所述信号接收模块和时隙存储控制模块，所述信号接收模块连接于所述时隙存储控制模块；所述接收时隙缓存器包括用于乒乓操作的第一接收时隙缓存器和第二接收时隙缓存器；