[实用新型]一种新型内存模组

权利要求书

1.一种新型内存模组，其特征在于，所述内存模组包括：内存芯片模块、双路驱动单元和电路板，所述内存芯片模块和双路驱动单元均连接在电路板上；

所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片和第二内存芯片，所述第一内存芯片和/或所述第二内存芯片为不良缺陷地址的内存芯片，所述第一内存芯片和所述第二内存芯片均设有BG0端子和BG1端子，且所述第一内存芯片和所述第二内存芯片均设有BG0区域和BG1区域；所述第一内存芯片的BG1端子连接所述第二内存芯片的BG1端子；所述双路驱动单元设有两个输入端子，所述双路驱动单元的第一输入端连接电路板上的电源的正极，所述双路驱动单元的第二输入端连接电路板上的电源的负极，所述双路驱动单元设有两个输出端子，所述双路驱动单元的第一输出端和第二输出端均并联连接所述第一内存芯片的BG1端子和第二内存芯片的BG1端子，以共同为所述第一内存芯片的BG1端子和第二内存芯片的BG1端子提供高电平或者低电平；其中，所述双路驱动单元的第一输出端与第二输出端不同时输出高电平或者低电平。

2.根据权利要求1所述的一种新型内存模组，其特征在于，所述第一内存芯片为BG0区域不良缺陷地址的内存芯片，且所述第二内存芯片为BG0区域不良缺陷地址的内存芯片，所述双路驱动单元包括双路驱动电路，所述双路驱动电路包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、二极管D1、二极管D2、二极管D4、三极管Q1、三极管Q2和三极管Q3，所述三极管Q3的集电极并联连接电阻R1的一端、第一内存芯片的BG1端子和第二内存芯片的BG1端子，所述电阻R1的另一端并联连接所述三极管Q1的基极和二极管D1的负极，所述二极管D1的正极并联连接所述电阻R4的一端和电源的正极，所述三极管Q1的发射极连接电阻R5的一端，所述电阻R5的另一端连接电源的负极，所述三极管Q1的集电极并联连接所述电阻R4的另一端、二极管D4的正极、二极管D2的正极和电阻R6的一端，所述电阻R6的另一端连接所述三极管Q3的发射极，所述三极管Q3的基极为断开状态，所述二极管D4的负极连接所述电阻R2的一端，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片的BG1端子和第二内存芯片的BG1端子，所述二极管D2的负极连接所述三极管Q2的基极，所述三极管Q2的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极。

3.根据权利要求1所述的一种新型内存模组，其特征在于，所述第一内存芯片为BG0区域不良缺陷地址的内存芯片，且所述第二内存芯片为BG1区域不良缺陷地址的内存芯片，所述双路驱动单元包括双路驱动电路，所述双路驱动电路包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、二极管D1、二极管D2、二极管D3、二极管D4、三极管Q1、三极管Q2和三极管Q3，所述三极管Q3的集电极并联连接电阻R1的一端、第一内存芯片的BG1端子和第二内存芯片的BG1端子，所述电阻R1的另一端并联连接所述二极管D3的正极、三极管Q1的基极和二极管D1的负极，所述二极管D1的正极并联连接所述电阻R4的一端和电源的正极，所述三极管Q1的发射极连接电阻R5的一端，所述电阻R5的另一端连接电源的负极，所述三极管Q1的集电极并联连接所述电阻R4的另一端、二极管D4的正极、二极管D2的正极和电阻R6的一端，所述电阻R6的另一端连接所述三极管Q3的发射极，所述二极管D3的负极连接所述三极管Q3的基极，所述二极管D4的负极连接所述电阻R2的一端，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片的BG1端子和第二内存芯片的BG1端子，所述二极管D2的负极连接所述三极管Q2的基极，所述三极管Q2的发射极连接电阻R3的一端，所述电阻R3的另一端连接电源的负极。