[实用新型]半导体器件及其隔离结构

说明书

本申请公开了一种半导体器件及其隔离结构，隔离结构自半导体层的表面延伸至半导体层中，隔离结构具有：主体部、外沿部以及连接部，在与半导体层的表面平行的截面上，隔离结构的主体部的形状为多边形环，外沿部位于多边形环的外围，并与多边形环的顶角对应，且该顶角与该外沿部通过至少一个连接部连接。通过将隔离结构的外沿部设置在多边形环状的主体部的外围，外沿部通过隔离结构的连接部与对应的多边形环顶角相连，从而将该顶角处的应力释放，高了器件的可靠性。

技术领域

本申请涉及半导体器件制造领域，更具体地，涉及半导体器件及其隔离结构。

背景技术

近年来，半导体产业蓬勃发展，集成电路如今已发展到超大规模集成电路的领域。为了追求高密度，高速度，高利润的集成电路，半导体元件必须不断缩小，由于半导体元件的集成度增加，元件间的隔离结构也必须随着改变。如利用传统的PN结来做为电性隔离，将会产生不良的电阻电容特性，因此，通常会采用浅槽与深槽隔离结构实现元件间的电性隔离。如果要实现100V工作电压以上的器件，纵向耐压也必须考虑。因此深槽隔离(DeepTrench Isolation，DTI)成为热门可选的路径之一。

在DTI结构中，槽的深度、宽度、形貌、填充介质等方面会影响到隔离效果、驱动电流大小以及击穿电压的高低。槽内的填充物与衬底之间的应力不匹配极易导致衬底出现晶格缺陷，衬底晶格缺陷的存在会导致槽漏电、器件功耗升高和器件可靠性降低。应力不匹配这一问题在槽的顶角处尤为突出，隔离结构的顶角处的应力比较大且难以释放，该处的电场线分布密集，电场变化大，器件易达到击穿状态。

因此，希望提供一种改进的半导体器件的隔离结构，以提高半导体器件的产品性能。

实用新型内容

有鉴于此，本实用新型提供了一种改进的半导体器件及其隔离结构，通过将隔离结构的外沿部设置在多边形环状的主体部的外围，外沿部通过隔离结构的连接部与对应的多边形环顶角相连，从而将该顶角处的应力释放，高了器件的可靠性。

根据本实用新型实施例的第一方面，提供了一种半导体器件的隔离结构，所述隔离结构自半导体层的表面延伸至所述半导体层中，所述隔离结构具有：主体部、外沿部以及连接部，在与所述半导体层的表面平行的截面上，所述隔离结构的主体部的形状为多边形环，所述外沿部位于所述多边形环的外围，并与所述多边形环的顶角对应，且该顶角与该外沿部通过至少一个连接部连接。

可选地，所述外沿部的数量为多个，所述多边形环的每个顶角分别对应一个所述外沿部。

可选地，所述半导体层包括衬底，所述半导体层具有沟槽，所述隔离结构填充在所述沟槽中，其中，所述隔离结构包括：覆盖所述沟槽内表面的介质层；以及填充在所述沟槽中的第三介质层。

可选地，所述沟槽的宽度范围在0.8～5um之间，所述沟槽的深度范围在5～40um之间。

可选地，所述介质层包括：覆盖所述沟槽内表面的第一介质层；以及覆盖所述第一介质层的第二介质层。

可选地，所述第一介质层和所述第二介质层为氧化硅层，所述第三介质层为多晶硅层。

可选地，所述多边形环中的顶角呈圆角。

可选地，所述多边形环中的每个顶角均呈圆角。

可选地，所述多边形环为矩形环，所述矩形环的各顶角均呈圆角。

可选地，所述外沿部的数量与所述多边形环的顶角数量一致，各所述外沿部彼此分隔。

可选地，在与所述半导体层的表面平行的截面上，所述外沿部的弯曲方向与对应的所述顶角一致。

可选地，在与所述半导体层的表面平行的截面上，所述多边形环顶角的内径与所述多边形环的宽度之比的范围在3～10之间，弯曲的所述外沿部的外径与所述多边形环的宽度之比的范围在6～15之间。