[实用新型]一种双管芯合封的共源共栅SiC功率器件

说明书

本实用新型公开了一种双管芯合封的共源共栅SiC功率器件，其中包含合封的SiC‑JFET管芯和Si‑LDMOS管芯，Si‑LDMOS管芯的漏极与SiC‑JFET管芯的源极相连，SiC‑JFET管芯的漏极从背面引出，作为SiC功率器件成品的漏极引出，Si‑LDMOS管芯的栅极引出作为SiC功率器件成品的栅极引出，Si‑LDMOS管芯的源极从背面引出，与SiC‑JFET管芯的栅极相连并引出作为SiC功率器件成品的源极引出。本实用新型提出了一种新封装结构，通过加大引线框架面积，将Si‑LDMOS管芯焊接在框架上，相应PIN脚直接引出，最大程度降低封装的共源极寄生电感。本实用新型通过若干优化封装方案，显著降低合封器件的源极寄生电感，提升SiC功率器件的开关性能。

技术领域

本实用新型属于功率器件技术领域，具体涉及一种双管芯合封的共源共栅SiC功率器件。

背景技术

目前，常规的共源共栅结构的碳化硅(Cascode SiC)功率器件，通常采用Si-VDMOS(Vertical-Diffused Metal-Oxide-Semiconductor，垂直扩散金属氧化物半导体场效应晶体管) 器件与SiC-JFET(碳化硅结型场效应管)进行双管芯合封。其对应的常规结构的VDMOS器件，其漏极通常由背面引出(Drain-down)，而栅极、源极分布于管芯的另一侧，很难通过单基岛和框架结构直接将MOS器件的源极引出到外部。而通常通过背面金属化、焊接等一系列工艺将相应电极通过基板引出外部的方法，可以获得较低的封装寄生串联电阻和封装寄生串联电感；这就意味着采用VDMOS器件进行合封设计的Cascode SiC功率器件，其源极串联电感、电阻通常较高。对于常规的平面封装方案，可以通过采用双基岛结构实现Cascode连接方式(即 Si-MOS管的漏端(Drain)需要与SiC-JFET器件的源端(Source)相连，MOS器件的源极(Source) 需要与JFET器件的栅极(Gate)相连)，常规SiC功率器件方案采用四组bonding线(键合线，其中与功率回路相关的bonding线两组)，并同时需要借助双基岛，才能够实现所需的电气连接。方案相对复杂，主功率回路电流路径交错曲折，封装引入的寄生杂散较大，这在很大程度上限制了封装后成品器件的整体性能(如器件的开关速度、开关振荡等性能)。

实用新型内容

本实用新型的主要目的在于提供一种双管芯合封的共源共栅SiC功率器件，从而克服现有技术的不足。

为实现前述目的，本实用新型采用的技术方案包括：一种双管芯合封的共源共栅SiC功率器件，其特征在于，所述SiC功率器件包含合封的SiC-JFET管芯和Si-LDMOS管芯，所述 Si-LDMOS管芯的漏极与SiC-JFET管芯的源极相连，所述SiC-JFET管芯的漏极从背面引出，作为SiC功率器件成品的漏极引出，所述Si-LDMOS管芯的栅极引出作为SiC功率器件成品的栅极引出，所述Si-LDMOS管芯的源极从背面引出，与SiC-JFET管芯的栅极相连并引出作为 SiC功率器件成品的源极引出。本实用新型提出了一种新封装结构，通过加大引线框架面积，将Si-LDMOS管芯焊接在框架上，相应PIN脚直接引出，最大程度降低封装的共源极寄生电感。

在一优选实施例中，所述SiC功率器件包括第一基板和第二基板，所述Si-LDMOS管芯直接固定于所述第一基板上，所述SiC-JFET管芯通过所述第二基板固定于所述第一基板上，所述Si-LDMOS管芯的漏极与SiC-JFET管芯的源极相连，所述SiC-JFET管芯的漏极从背面引出，作为SiC功率器件的漏极引出，所述Si-LDMOS管芯的栅极引出作为SiC功率器件的栅极引出，所述SiC-JFET管芯的栅极通过第一基板与Si-LDMOS管芯的源极相连，所述Si-LDMOS管芯的源极从背面引出到第一基板作为SiC功率器件的源极引出。

在一优选实施例中，所述Si-LDMOS管芯的漏极与SiC-JFET管芯的源极之间、所述SiC-JFET管芯的栅极与所述第一基板之间通过连接件相连，以及所述Si-LDMOS管芯的栅极以及所述SiC-JFET管芯的漏极通过连接件引出，所述Si-LDMOS管芯的源极通过与第一基板相连的引线框架引出。