[实用新型]从设备

说明书

本公开的实施例涉及从设备。一种串行外围接口(SPI)设备包括：串行时钟(SCK)焊盘，接收串行时钟；第一施密特触发器和第二施密特触发器，直接电连接到SCK焊盘，以响应于串行时钟的上升沿和下降沿而选择性地分别生成第一时钟和第二时钟；第一触发电路和第二触发电路，由第一时钟和第二时钟进行时钟控制，以将数据比特输出到数据节点；复用器，具有耦合到数据节点上的输入和耦合到驱动电路系统上的输出；以及驱动电路系统，经由主入从出(MISO)焊盘传输数据。

技术领域

本公开涉及串行数据传输领域，并且尤其涉及用于串行数据传输的从架构，该从架构在时钟脉冲收入和数据输出之间具有足够低的延迟，以使可以在时钟脉冲的任一边沿传输数据的传输模式成为可能。

背景技术

同步串行通信被用于许多电子设备中。一种这样的同步串行通信标准被称为串行外围接口(SPI)。在图1中示出用于实现SPI的架构的概念版本。这里，可以看出SPI使用主单元2和从单元8。

主单元2包括时钟发生器3，时钟发生器生成串行时钟SCK信号，该串行时钟SCK信号用于同步主单元2和从单元8之间的数据传输，并且将其通过SCK焊盘4发送到从单元8。主单元2还包括数字逻辑6(例如包括移位寄存器)，数字逻辑在每个时钟周期期间通过将数据比特输出到主出从入(MOSI)焊盘7而将数据比特发送到从单元8，并且经由主入从出(MISO)焊盘5从所述从单元接收数据比特。

从单元8经由其自身的SCK焊盘9接收SCK信号，该SCK信号由触发电路(flip flop)FF采样以产生SCK_Sample信号，并且用于对数字逻辑11(包括例如移位寄存器)进行时钟控制。在每个时钟周期期间，数字逻辑11经由MOSI焊盘10从主单元2接收输入数据比特，并且经由MISO焊盘6将(通过处理输入数据生成的)输出数据比特输出到主单元2。

从单元8的“回路”延迟是SCK焊盘9和MISO焊盘6之间的路径中的延迟的总和，并且定义了在经由SCK焊盘9收入串行时钟SCK信号的脉冲和经由MISO焊盘6输出下一个输出数据比特之间的延迟。为了使能全双工SPI通信，从单元8的回路延迟应该使得收入SCK信号的脉冲与经由MISO焊盘6输出下一个数据比特之间的延迟小于SCK信号的周期的一半减去所需的建立时间(在传输输出数据的位之后)，该所需的建立时间用于为SCK信号的下一个脉冲准备下一个输出数据比特。在数学上，这意味着期望满足以下条件：

Tpadins+TpadoutsTsck/2-Tset

其中，Tpadins是在收入SCK信号的脉冲和输出SCK_Sample信号之间的延迟，Tpadout是在SCK_Sample信号和由数字逻辑11经由MISO焊盘6完成数据比特的输出之间的延迟，Tsck是SCK信号的周期，并且 Tset是如上定义的建立时间。注意，Tset也可以被定义为数字逻辑11经由MISO焊盘6输出当前数据比特和SCK信号到逻辑低的转换之间的延迟。