[实用新型]一种关于芯片掉电记忆的控制电路

说明书

本实用新型提出一种关于芯片掉电记忆的控制电路包括放电检测电路、过零检测电路和芯片供电电路，所述放电检测电路与所述过零检测电路、所述芯片供电电路电连接，能够延长芯片掉电时间。

技术领域

本实用新型涉及电路技术领域，尤其涉及一种关于芯片掉电记忆的控制电路。

背景技术

目前，掉电记忆的方式通常有两种，一种使用ROM方式进行永久性记忆，多数使用flash和记忆芯片；另外一种使用RAM进行短时记忆，在芯片电压未掉至RAM最低电压前再次上电都可以实现记忆，当芯片电压掉至RAM工作电压后无法记忆，目前市场上很多产品都要求有记忆功能，产品工作过程中突然掉电需要能够记住当前的工作状态，短时间(比如90S)再次上电可以继续之前的工作状态再次工作，超过这个时间一定不能够记住掉电之前的工作状态。

1、使用ROM记忆掉电数据，有如下缺点：

1)写入的数据属于永久数据，没办法记忆掉电时间，再次上电需要通过用户选择是否需要进入掉电之前的工作状态。

2)ROM是实时写入数据，若掉电速度太快，则数据无法全部写入ROM。出现功能异常。

3)需要写入ROM的数据太多，ROM的存储空间不够时，可能无法全部写入。

2、使用RAM记忆掉电数据，通常芯片RAM的工作电压为0.5-1.8V不等，在加上电容的容量偏差也比较大，导致产品掉电记忆时间的一致性没办法得到保证。

实用新型内容

为了解决上述问题，本实用新型提出一种关于芯片掉电记忆的控制电路。

本实用新型通过以下技术方案实现的：

本实用新型提出一种关于芯片掉电记忆的控制电路，所述关于芯片掉电记忆的控制电路包括放电检测电路、过零检测电路和芯片供电电路，所述放电检测电路与所述过零检测电路、所述芯片供电电路电连接，能够延长芯片掉电时间。

进一步的，所述芯片供电电路设有芯片、二极管D1和电容C2，所述芯片与所述电容C2的两端电连接，所述二极管D1与所述芯片电连接。

进一步的，所述放电检测电路设有电阻R1、电阻R2、电阻R3、三极管Q1和电容C1，所述电阻R1与所述三极管Q1的1脚电连接，所述电阻R2与所述三极管Q1的2脚电连接，所述电容C1与所述三极管Q1的3脚电连接，所述电阻R3的两端与所述电容C1电连接，所述芯片的IO口1与所述三极管Q1的1脚电连接，所述芯片的IO口2与所述三极管Q1的3脚电连接。

进一步的，所述过零检测电路设有电阻R4、电阻R5、电阻R6、电容C3和三极管Q2，所述电阻R4与所述电阻R5电连接，所述电阻R5与所述三极管Q2的1脚电连接，所述电阻R6与所述三极管Q2的2脚电连接，所述电容C3一端与所述三极管Q2的2脚电连接，另一端与所述三极管Q2的3脚电连接，所述芯片IO口3与所述三极管Q2的2脚电连接。

本实用新型的有益效果：

本实用新型提出的关于芯片掉电记忆的控制电路本发明只需要额外的增加几个器件就可以实现掉电记忆的功能，可以最大程度的减少元器件一致性带来的记忆之间不准备问题，成本低廉，方法简单，芯片掉电之后在一定时间内再次上电时，可以恢复成相应的工作状态，解决了掉电速度太快，数据无法全部写入ROM的问题，减少了器件一致性带来记忆时间误差。

附图说明

图1为本实用新型的关于芯片掉电记忆的控制电路的电路图；

图2为本实用新型的关于芯片掉电记忆的控制电路的放电检测电路图；

图3为本实用新型的关于芯片掉电记忆的控制电路的过零检测电路图；

图4为本实用新型的关于芯片掉电记忆的控制电路的芯片供电电路图。