[发明专利]一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法

说明书

本发明涉及一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法，属于集成电路技术领域。电路包括比较器、非二进制电容阵列、逻辑控制电路和状态开关阵列，其中，非二进制电容阵列顶极板耦合至比较器中第一输入端，比较器中第二输入端耦合有零电位，逻辑控制电路耦合至比较器输出端，状态开关阵列耦合至非二进制电容阵列底极板和逻辑控制电路；所述状态开关阵列中的状态开关用于表征所述非二进制电容阵列的工作阶段，状态开关闭合为采样阶段，状态开关断开为模数转换阶段。本发明的电容阵列采用了冗余设计，可以通过后端校正技术对模数转换器量化过程中产生的量化误差进行校正。

技术领域

本发明涉及一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法，属于集成电路技术领域。

背景技术

模数转换器(ADC)用于各种应用中，通过对连续的模拟输入信号进行周期性采样，以便将检测到的模拟信号转换为离散的数字信号。逐次逼近型模数转换器(SAR ADC,successive approximation resister Analog to Digital)作为一种广泛应用的模数转换器类型，采用逐次逼近算法将模拟信号转换为数字信号。

传统的基于二进制阵列的SAR ADC的电容DAC阵列的电容值为2的幂次方，其高位的电容值大、电容失配较严重，这会导致其有效位数较低、量化误差较大且无法通过后端校准技术校正。

逐次逼近型模数转换器将连续的模拟信号转换为数字信号的量化阶段中，由于电容失配和元件偏移误差等一系列非理想因素的影响，会不可避免地出现非线性，导致转换结果出现误差。因此，需要对量化的结果进行校正。能够进行校正的前提是在电路中加入冗余设计。冗余设计要求每一位电容的容值应该小于其低位电容容值的和。而且，以2为底的电容阵列的总容值除以最低位电容的容值的对数应该大于等于模数转换器的有效位数。传统的冗余设计方法可能会导致非二进制电容阵列出现每一位电容需要单独设计，无法用单位电容复制实现的问题，在设计灵活度、电容匹配度、版图设计方面欠佳。

业界存在一种基于斐波那契数列的非二进制电容阵列SAR ADC设计(参考论文：Arafune T,Kobayashi Y,Shibuya S,et al.Fibonacci sequence weighted SAR ADCalgorithm and its DAC topology[C]//2015IEEE 11th International Conference onASIC(ASICON).IEEE,2015:1-4.)，斐波那契数列指的是这样一个数列：1、1、2、3、5、8、13、21、……，这个数列从第二项开始，每一项都等于前两项之和。尽管其电容阵列每一位电容容值也是整数倍于单位电容，但是基于斐波那契数列非二进制电容阵列的SAR ADC和基于帕多瓦数列非二进制电容阵列的SAR ADC相比，在拥有相同的电容阵列位数和有效位数时，基于帕多瓦数列非二进制电容阵列的SAR ADC拥有更多的冗余量，可以应对更大的失配。

发明内容

针对现有技术的不足，本发明提供一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法，电容阵列采用冗余设计，可以通过后端校正技术对模数转换器量化过程中产生的量化误差进行校正。帕多瓦数列是这样的一个数列：1、1、1、2、2、3、4、5、7、9、12、16、21、……，这个数列从第四项开始，每一项都是前面第2项与前面第3项的和。

本发明的技术方案如下：

一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路，包括比较器、非二进制电容阵列、逻辑控制电路和状态开关阵列，其中，

非二进制电容阵列顶极板耦合至比较器中第一输入端，比较器中第二输入端耦合有零电位，逻辑控制电路耦合至比较器输出端，状态开关阵列耦合至非二进制电容阵列底极板和逻辑控制电路；