[发明专利]一种时钟产生电路以及时钟校准方法

说明书

本发明提供一种时钟产生电路，用于SAR ADC；该电路包括：N个D触发器、N‑1个负脉冲发生器、1个反相器、1个与门、第一可调延时单元、计数器和延迟控制单元；N个负脉冲发生器内均设置有第二可调延时单元；N个D触发器首尾相连构成移位寄存器；N个D触发器的数据输出端还分别连接N‑1个负脉冲发生器的输入端以及1个反相器的输入端；负脉冲发生器的输出端以及反向相器的输出端连接与门的输入端，与门的输出端连接第一可调延时单元的输出入端；第一可调延时单元的输出端连接N个D触发器的时钟输入端；第一、第二可调延时单元分别用于调整时钟高电平与低电平的维持时间。该电路可以提供精确的时钟周期，不会对SAR ADC的功能产生影响。

技术领域

本发明涉及时钟电路技术领域，尤其涉及一种应用于SAR ADC的时钟产生电路及时钟校准方法。

背景技术

近年来，SAR ADC由于其电路结构简单、精度高、功耗低并且易与数字电路集成的特点而成为模数转换器中的研究热点。通常一个N位的SAR ADC需要经过一次采样和N次比较才能得到最终输出。为了避免芯片外部外加一个用于比较器工作的高频时钟，需要在芯片内部设计一个多相时钟产生电路。该时钟信号的周期数、占空比、均匀性及稳定性等性能指标将直接影响SAR ADC的性能指标，其中若时钟信号的周期数出现偏差，将会对SAR ADC的功能产生影响。

现有的时钟产生电路由于逻辑门自身的工艺、电压以温度(PVT)特性差，导致某些外部环境下无法得到精确的时钟周期数，进而影响ADC的整体性能。

如何提供一种精确的时钟产生电路以保证复杂外部环境下SAR ADC的整体性能是当前亟待解决的问题。

发明内容

有鉴于此，本发明提供一种时钟产生电路及时钟校准方法，旨在解决现有技术的不足。

本申请实施例提供了一种时钟产生电路，用于SAR ADC，包括：N个D触发器、N-1个负脉冲发生器、1个反相器、1个与门、第一可调延时单元、计数器和延迟控制单元；

N个所述负脉冲发生器内均设置有第二可调延时单元；N个所述D触发器数据输入端与数据输出端依次首尾相连构成移位寄存器；N个D触发器的数据输出端还分别连接N-1个负脉冲发生器的输入端以及1个反相器的输入端；所述负脉冲发生器的输出端以及反向相器的输出端连接所述与门的输入端，所述与门的输出端连接所述第一可调延时单元的输出入端；所述第一可调延时单元的输出端连接N个D触发器的时钟输入端；

所述计数器用于对与门输出的时钟信号进行周期数计数；所述延迟控制单元用于根据所述计数器统计的时钟信号周期数向第一可调延时单元发出第一控制信号以及向第二可调延时单元发出第二控制信号；

所述第一可调延时单元用于根据第一控制信号调整时钟信号高电平的维持时间；所述第二可调延时单元用于根据第二控制信号调整时钟信号低电平的维持时间。

进一步地，当与门输出的时钟信号的时钟周期数小于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均减小延时；当与门输出的时钟信号的时钟周期数大于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均增大延时。

进一步地，所述第一可调延时单元和所述第二可调延时单元均采用多级反相器级联构成；通过开关控制反相器的接入个数从而控制所述第一可调延时单元和所述第二可调延时单元延时时间的大小。

进一步地，所述负脉冲发生器包括：反相器、固定延时单元、第二可调延时单元以及或门；所述固定延时单元和所述第二可调延时单元串联后一端连接所述或门的一输入端，另一端连接所述反相器的输入端；所述反相器的输出端连接所述或门的另一输入端；所述反相器的输入端作为负脉冲发生器的输入端；所述或门的输出端作为负脉冲发生器的输出端。

进一步地，所述D触发器为上升沿触发的D触发器；所述负脉冲发生器为上升沿触发的负脉冲发生器。