[发明专利]一种时钟产生电路以及时钟校准方法

权利要求书

1.一种时钟产生电路，用于SAR ADC，其特征在于，包括：N个D触发器、N-1个负脉冲发生器、1个反相器、1个与门、第一可调延时单元、计数器和延迟控制单元；

N个所述负脉冲发生器内均设置有第二可调延时单元；N个所述D触发器数据输入端与数据输出端依次首尾相连构成移位寄存器；N个D触发器的数据输出端还分别连接N-1个负脉冲发生器的输入端以及1个反相器的输入端；所述负脉冲发生器的输出端以及反向相器的输出端连接所述与门的输入端，所述与门的输出端连接所述第一可调延时单元的输出入端；所述第一可调延时单元的输出端连接N个D触发器的时钟输入端；

所述计数器用于对与门输出的时钟信号进行周期数计数；所述延迟控制单元用于根据所述计数器统计的时钟信号周期数向第一可调延时单元发出第一控制信号以及向第二可调延时单元发出第二控制信号；

所述第一可调延时单元用于根据第一控制信号调整时钟信号高电平的维持时间；所述第二可调延时单元用于根据第二控制信号调整时钟信号低电平的维持时间。

2.根据权利要求1所述的时钟产生电路，其特征在于，当与门输出的时钟信号的时钟周期数小于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均减小延时；当与门输出的时钟信号的时钟周期数大于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均增大延时。

3.根据权利要求1所述的时钟产生电路，其特征在于，所述第一可调延时单元和所述第二可调延时单元均采用多级反相器级联构成；通过开关控制反相器的接入个数从而控制所述第一可调延时单元和所述第二可调延时单元延时时间的大小。

4.根据权利要求1所述的时钟产生电路，其特征在于，所述负脉冲发生器包括：反相器、固定延时单元、第二可调延时单元以及或门；所述固定延时单元和所述第二可调延时单元串联后一端连接所述或门的一输入端，另一端连接所述反相器的输入端；所述反相器的输出端连接所述或门的另一输入端；所述反相器的输入端作为负脉冲发生器的输入端；所述或门的输出端作为负脉冲发生器的输出端。

5.根据权利要求1所述的时钟产生电路，其特征在于，所述D触发器为上升沿触发的D触发器；所述负脉冲发生器为上升沿触发的负脉冲发生器。

6.根据权利要求1所述的时钟产生电路，其特征在于，所述延迟控制单元还用于将时钟信号高电平的维持时间与低电平的维持时间保持相等。

7.一种时钟校准方法，应用于权利要求1-6任一所述的时钟产生电路，其特征在于，所述方法包括：

S1：数据初始化，计数器清零，并通过第一控制信号C1和第二控制信号C2将第一可调延时单元Delay1、第二可调延时单元Delay2的延迟时间设置为预设中间值；

S2：输入转换使能信号CONV，电路开始工作；

S3：转换使能信号CONV信号为高电平1时，计数器对与门输出的时钟信号latch的周期进行计数；

S4：转换使能信号CONV信号为低电平0时，计数器停止计数；若此时计数器的数值大于预设的周期数时，表示产生的时钟信号latch的周期太短、频率过高，则延迟控制单元调整第一控制信号C1和第二控制信号C2，增大第一可调延时单元Delay1和第二可调延时单元Delay2的延迟时间，计数器清零，跳回步骤S3；若此时计数器的数值小于预设的周期数，表示产生的时钟信号latch的周期太长、频率过低，则延迟控制单元调整第一控制信号C1和第二控制信号C2，减小第一可调延时单元Delay1和第二可调延时单元Delay2的延迟时间，计数器清零，跳回步骤S3；若此时计数器的数值等于预设的周期数时，表示产生的时钟信号latch的频率符合设计预期，则延迟控制单元保持原有的调整控制信号C1和C2，计数器清零，跳回步骤S3。