[发明专利]一种寄存器的配置电路以及一种集成电路芯片

权利要求书

1.一种寄存器的配置电路，其特征在于，包括：

时钟切换模块，用于当需要对目标集成电路芯片中目标功能模块的寄存器进行配置时，则根据目标控制信号输出与所述目标功能模块的时钟信号相一致的目标时钟信号；

异步桥，与所述时钟切换模块相连，用于对目标主机所发送的源时钟域下的寄存器配置请求信号进行跨时钟域处理，以将所述源时钟域下的寄存器配置请求信号转换为目标时钟域下的寄存器配置请求信号；

协议处理模块，与所述异步桥相连，用于根据所述目标时钟域下的寄存器配置请求信号对目标寄存器进行配置。

2.根据权利要求1所述的配置电路，其特征在于，所述协议处理模块，还用于基于总线协议要求，根据所述目标时钟域下的寄存器配置请求信号对目标寄存器进行配置，所述总线协议具体为APB总线协议或AHB总线协议或用户自定义的总线协议。

3.根据权利要求1所述的配置电路，其特征在于，所述时钟切换模块具体为信号选择器。

4.根据权利要求1所述的配置电路，其特征在于，所述时钟切换模块具体为由逻辑门电路所搭建的时钟切换电路。

5.根据权利要求1所述的配置电路，其特征在于，所述时钟切换模块输入端口的数量大于或等于向所述目标集成电路芯片中所有功能模块提供不同时钟信号的数量。

6.根据权利要求1所述的配置电路，其特征在于，所述时钟切换模块包括：第一选择器、第二选择器、第三选择器、D触发器和具有空闲状态和工作状态的状态控制模块，且所述状态控制模块在检测到时钟切换请求信号为有效状态时，由所述空闲状态跳变到所述工作状态；

其中，所述第一选择器的输出端与所述第二选择器的第二输入端相连，所述第二选择器的选通端口分别与所述状态控制模块的输出端和所述第三选择器的选通端口相连，所述状态控制模块的时钟信号端口与所述D触发器的时钟信号端口相连，所述第三选择器的输出端与所述D触发器的D端口相连；

相应的，所述第一选择器的选通端口用于接收时钟选择信号，所述第一选择器的输入端用于接收待选时钟信号，所述第二选择器的第一输入端用于接收高电平信号，所述第三选择器的第一输入端和第二输入端分别用于接收低电平信号和高电平信号，所述D触发器的输出端用于输出时钟有效指示信号，所述第二选择器的输出端用于输出所述目标时钟信号。

7.根据权利要求1至6任一项所述的配置电路，其特征在于，所述目标集成电路芯片具体为SOC芯片。

8.一种集成电路芯片，其特征在于，包括如权利要求1至7任一项所述的一种寄存器的配置电路。