[发明专利]切割道结构及其形成方法、半导体晶圆及其形成方法

说明书

本发明涉及一种切割道结构及其形成方法、半导体晶圆及其形成方法。所述切割道结构包括：衬底，所述衬底上包括对准标记区域和位于所述对准标记区域外部的辅助标记区域；对准标记，位于所述衬底上的所述对准标记区域内，所述对准标记用于晶圆对准；辅助标记，位于所述衬底上的辅助标记区域内，所述辅助标记与所述对准标记同层设置，所述辅助标记的结构与所述对准标记的结构不同。本发明提高了所述切割道结构在化学机械研磨工艺之后的表面平坦度，从而降低了后续在键合过程中键合界面出现缺陷的概率。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种切割道结构及其形成方法、半导体晶圆及其形成方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。

随着3D NAND存储器的竞争日趋激烈，可将存储阵列晶圆(Array Wafer)与外围电路晶圆(CMOS Wafer)通过键合工艺连接，从而实现较高的存储密度。但是，当前键合效果较差，在键合界面易出现间隙，从而影响键合后三维存储器的良率。

因此，如何提高键合质量，减少键合界面的缺陷，从而改善三维存储器的良率，是当前亟待解决的技术问题。

发明内容

本发明提供一种切割道结构及其形成方法、半导体晶圆及其形成方法，用于解决现有的切割道结构在研磨过程中易形成凸起、且在键合过程中易在键合界面产生缺陷的问题，改善半导体结构及三维存储器的良率。

为了解决上述问题，本发明提供了一种切割道结构，其特征在于，包括：

衬底，所述衬底上包括对准标记区域和位于所述对准标记区域外部的辅助标记区域；

对准标记，位于所述衬底上的所述对准标记区域内，所述对准标记用于晶圆对准；

辅助标记，位于所述衬底上的辅助标记区域内，所述辅助标记与所述对准标记同层设置，所述辅助标记的结构与所述对准标记的结构不同。

可选的，还包括：

介质层，位于所述衬底表面，所述对准标记与所述辅助标记均位于所述介质层中。

可选的，所述对准标记的顶面与所述辅助标记的顶面均暴露于所述介质层背离所述衬底的表面。

可选的，所述对准标记与所述辅助标记在形状、尺寸、内部图案密度中的一项或者两项以上存在差异。

可选的，所述辅助标记区域的宽度和长度均小于所述对准标记区域的宽度和长度，且所述辅助标记区域与所述对准标记区域之间具有一间隙。

可选的，多个对准图案组合成所述对准标记；

多个辅助图案组合成所述辅助标记，所述对准图案与所述辅助图案在形状、图案尺寸、材料中的任一项或者两项以上存在差异。

可选的，所述对准图案的尺寸大于所述辅助图案的尺寸。

可选的，组合成所述对准标记的多个所述对准图案的排布密度与组合成所述辅助标记的多个所述辅助图案的排布密度不同。

可选的，组合成所述对准标记的多个所述对准图案的排布密度小于组合成所述辅助标记的多个所述辅助图案的排布密度。