[发明专利]存储器及其制造方法

说明书

本发明实施例提出了一种存储器及其制造方法，其中，所述存储器的制造方法包括：提供第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构层叠设置，所述第一半导体结构包括堆叠结构及沟道结构，所述沟道结构贯穿所述堆叠结构；形成半导体层，所述半导体层位于所述第一半导体结构中远离所述第二半导体结构的一侧，所述半导体层覆盖所述堆叠结构及所述沟道结构；对所述半导体层进行第一掺杂处理，在所述半导体层中形成第一掺杂原子；对进行第一掺杂处理后的半导体层进行退火处理，以使所述半导体层由非晶态变为晶态，得到晶态半导体层；其中，所述第一掺杂原子在所述退火的过程中能够减小所述晶态半导体层的晶粒大小。

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器及其制造方法。

背景技术

存储器如三维NAND型存储器的一种制造方式是，将存储单元阵列(Array)和外围电路单元(CMOS)制作制造在不同的衬底上，并将存储单元阵列和外围电路单元进行正面键合(Bonding)，之后从存储单元所在衬底的背面减薄或去除该衬底，并在减薄或去除处理后的结构上沉积半导体层。这里，所述半导体层的材料可以包括多晶硅，用于将存储单元阵列中的沟道结构的底部沟道层(Channel Hole Bottom POLY)电连接。

然而，相关技术中形成的半导体层容易造成晶圆的弯曲度过大，不利于后续的工艺制造。

发明内容

为解决相关技术问题，本发明实施例提出了一种存储器及其制造方法。

本发明实施例提供了一种存储器，包括：

第一半导体结构，所述第一半导体结构包括堆叠结构及沟道结构，所述沟道结构贯穿所述堆叠结构；

第二半导体结构，所述第二半导体结构与所述第一半导体结构层叠设置；

晶态半导体层，所述晶态半导体层位于所述第一半导体结构中远离所述第二半导体结构的一侧，所述晶态半导体层覆盖所述堆叠结构及所述沟道结构，所述晶态半导体层中掺杂有掺杂原子，所述掺杂原子用于减小所述晶态半导体层的晶粒大小。

上述方案中，所述晶态半导体层中晶粒的粒径范围为20nm～180nm。

上述方案中，所述掺杂原子为碳原子。

上述方案中，所述晶态半导体层的材料包括多晶硅和碳化硅。

上述方案中，所述晶态半导体层中还掺杂磷原子。

上述方案中，所述沟道结构包括依次层叠设置的阻挡介质层、电荷捕获层、隧穿介质层和沟道层；所述沟道结构延伸出所述堆叠结构的部分中的沟道层与所述晶态半导体层接触。

本发明实施例又提供了一种存储器的制造方法，包括：

提供第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构层叠设置，所述第一半导体结构包括堆叠结构及沟道结构，所述沟道结构贯穿所述堆叠结构；

形成半导体层，所述半导体层位于所述第一半导体结构中远离所述第二半导体结构的一侧，所述半导体层覆盖所述堆叠结构及所述沟道结构；

对所述半导体层进行第一掺杂处理，在所述半导体层中形成第一掺杂原子；

对进行第一掺杂处理后的半导体层进行退火处理，以使所述半导体层由非晶态变为晶态，得到晶态半导体层；其中，所述第一掺杂原子在所述退火的过程中能够减小所述晶态半导体层的晶粒大小。

上述方案中，所述对所述半导体层进行第一掺杂处理，包括：

对所述半导体层进行碳掺杂处理。

上述方案中，所述半导体层的材料包括硅；所述对进行第一掺杂处理后的半导体层进行退火处理，包括：