[发明专利]内连线结构的制造方法

说明书

本发明公开一种内连线结构的制造方法，包括以下步骤。提供基底。在基底上形成多个牺牲层。在相邻两个牺牲层之间形成介电层。在介电层中具有气隙。移除多个牺牲层，而形成多个第一开口。在第一开口中形成导电层。

技术领域

本发明涉及一种半导体结构的制造方法，且特别涉及一种内连线结构的制造方法。

背景技术

随着半导体元件的集成度不断地提升，导电层之间的间隔也越来越小。如此一来，将会提高导电层之间的寄生电容，进而使得电阻电容延迟(resistance-capacitance(RC)delay)的问题更加严重。由于电阻电容延迟会降低信号传输的速度，因此如何有效地降低电阻电容延迟为目前持续努力的目标。

发明内容

本发明提供一种内连线结构的制造方法，其可有效地降低电阻电容延迟。

本发明提出一种内连线结构的制造方法，包括以下步骤。提供基底。在基底上形成多个牺牲层。在相邻两个牺牲层之间形成介电层。在介电层中具有气隙(air gap)。移除多个牺牲层，而形成多个第一开口。在第一开口中形成导电层。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，牺牲层的形成方法可包括以下步骤。在基底上形成牺牲材料层。在牺牲材料层上形成硬掩模材料层。对硬掩模材料层与牺牲材料层进行图案化，而形成多个硬掩模层与多个牺牲层，且在相邻两个硬掩模层之间以及相邻两个牺牲层之间形成第二开口。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，还可包括以下步骤。对牺牲层进行各向同性蚀刻制作工艺，以加宽位于相邻两个牺牲层之间的第二开口的宽度。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，位于相邻两个牺牲层之间的第二开口的宽度可大于位于相邻两个硬掩模层之间的第二开口的宽度。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，介电层的形成方法可包括以下步骤。在第二开口中形成介电材料层。在介电材料层中可具有气隙。气隙可位于相邻两个牺牲层之间。利用牺牲层作为终止层，移除部分介电材料层与硬掩模层，而形成介电层。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，导电层的材料形成方法例如是铜。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，还可包括以下步骤。在形成牺牲层之前，在基底上形成终止层。介电层可形成在终止层上。共形地在介电层与终止层上形成间隙壁材料层。对间隙壁材料层进行回蚀刻制作工艺，而在介电层的侧壁上形成间隙壁。回蚀刻制作工艺可移除由间隙壁所暴露出的部分终止层，而暴露出部分基底。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，还可包括以下步骤。在第一开口中形成阻障层。阻障层位于导电层与介电层之间以及导电层与基底之间。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，导电层与阻障层的形成方法可包括以下步骤。共形地在第一开口中形成阻障材料层。在阻障材料层上形成填入第一开口的导电材料层。移除位于第一开口的外部的导电材料层与阻障材料层，而形成导电层与阻障层。

依照本发明的一实施例所述，在上述内连线结构的制造方法中，位于第一开口的外部的导电材料层与阻障材料层的移除方法例如是化学机械研磨法。

基于上述，在本发明所提出的内连线结构的制造方法中，由于介电层中具有气隙，且气隙具有较低的介电常数，因此可降低导电层之间的寄生电容，进而可有效地降低电阻电容延迟。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1A至图1K为本发明一实施例的内连线结构的制造流程剖面图。

符号说明