[发明专利]一种单时钟控制高速比较器电路

权利要求书

1.一种单时钟控制高速比较器电路，包括动态放大电路模块、比较决策电路模块、输出寄存模块，其特征在于，所述动态放大电路模块的输入端连接时钟信号CLK，所述动态放大电路模块的输出端依次连接所述比较决策电路模块、所述输出寄存模块；

所述动态放大电路模块包括若干控制单元，所述控制单元由若干MOS管组成，通过所述控制单元的充放电实现输入电压信号的放大；

所述比较决策电路模块包括交叉耦合反相器对，用于提供正反馈结构，并对所述动态放大电路输出的信号再次放大和隔离；

所述输出寄存模块包括锁存器，用于暂存输出信号。

2.根据权利要求1所述的单时钟控制高速比较器电路，其特征在于，所述动态放大电路中的控制单元包括第一开关控制单元、输入控制单元、充电控制单元、反相器，所述第一开关控制单元的输入端连接所述时钟信号CLK，所述开关控制单元的输出端依次连接所述输入控制单元、充电控制单元、反相器；所述第一开关控制单元用于控制所述时钟信号CLK，所述输入控制单元用于时钟信号CLK的输入控制，苏松户充电控制单元用于控制整个所述动态放大电路模块的充放电，所述反相器用于实现信号反相控制。

3.根据权利要求2所述的单时钟控制高速比较器电路，其特征在于，所述第一开关控制单元包括尾电流MOS管Mtail，所述输入控制单元包括对称连接的MOS管MN1、MN2，所述充电控制单元包括对称连接的MOS管MP1、MP2，所述反相器包括第一反相器、第二反相器，所述第一反相器包括MOS管MP3、MN3，所述第二反相器包括MOS管MP4、MN4，所述尾电流MOS管Mtai l的基极连接所述时钟信号CLK，所述尾电流MOS管Mtai l的源极连接电压源VSS，所述尾电流MOS管Mtai l的漏极分别连接所述MOS管MN1、MN2的源极，所述MOS管MN1、MN2的基极连接一组输入信号INP、INN，所述MOS管MN1漏极分别连接所述MOS管MP1源极、所述MOS管MP3、MN3的基极，所述MOS管MN2的漏极分别连接所述MOS管MP2的源极、所述MOS管MP4、MN4的基极，所述MOS管MP1、MP2的基极相连，所述MOS管MP1、MP2的漏极分别连接所述MOS管MP3、MP4的源极以及电压源VDD，所述MOS管MN3、MN4的源极分别连接所述电压源VSS，所述MOS管MP4、MN4的漏极相连后输出信号N3，且所述输出信号N3连接所述比较决策模块的第一输入端，所述MOS管MP3、MN3的漏极相连后输出信号N4，且所述输出信号N4连接所述比较决策模块的第二输入端。

4.根据权利要求1～3任一项所述的单时钟控制高速比较器电路，其特征在于，所述比较决策电路模块还包括中间传输级、决策加速单元，所述中间传输级的输入端连接所述动态放大电路中的输出信号N3、N4，所述中间传输级的输出端依次连接所述交叉耦合反相器对、决策加速单元，所述中间传输级用于对所述输出信号N3、N4进行一次放大，所述交叉耦合反相器对用于所述中间传输级输出的信号再次放大和隔离，所述决策加速单元包括尾电流源、脉冲分配控制单元，所述尾电流源用于给所述交叉耦合反相器对提供电流，所述脉冲分配控制单元用于分配脉冲信号。

5.根据权利要求4所述的单时钟控制高速比较器电路，其特征在于，所述中间传输级包括MOS管MP7、MP8，所述交叉耦合反相器包括MOS管MP5、MN5、MP6、MN6，所述决策加速单元包括MOS管MN7～MN12，所述MOS管MP7、MP8、MN5、MN6的源极均连接电压源VDD，所述MOS管MP7、MN11、MN7的基极连接后与所述输出信号N3连接，所述MOS管MP8、MN11、MN8的基极连接后与所述输出信号N4连接，所述MOS管MN7、MN11、MN8、MN12的源极均连接电压源VSS，所述MOS管MN11的漏极连接所述MOS管MN9的源极，所述MOS管MN9、MP7、MP5、MN5的漏极与所述MOS管MP6、MN6的基极连接并输出信号N6，所述MOS管MP6、MN6、MP8、MP10的漏极与所述MOS管MP5、MN5的基极连接并输出信号N5，所述MOS管MN6的源极与所述MOS管MN8的漏极连接，所述MOS管MN9、MN10的基极分别连接时钟信号CLK1。