[发明专利]半导体封装件及其制作方法

说明书

本公开提供一种半导体封装件包括衬底结构以及设置于衬底结构上的封装结构。衬底结构包括内埋芯片、模封基材及多个衬底导通孔。模封基材包覆内埋芯片。衬底导通孔贯穿模封基材。封装结构包括第一模封层、第一芯片、第二模封层、第二芯片及多个封装导通孔。第一芯片设置于第一模封层靠近衬底结构的第一侧，并耦接内埋芯片。第二模封层设置于第一模封层的第一侧并包覆第一芯片。第二芯片设置于第一模封层的第二侧上。封装导通孔贯穿第一模封层以耦接第一芯片及第二芯片。

技术领域

本公开涉及一种半导体封装件及其制作方法。

背景技术

从集成电路发展至今，由于各种电子组件，例如晶体管、二极管、电阻器、电容器等在集成密度上的持续改进，半导体工业经历了持续快速的成长。在集成密度上的改进大多数来自于最小特征尺寸的缩减，藉此可让更多的组件被整合在特定的面积内。近年来随着对更小的电子器件的需求的成长，对于半导体芯片更需要更小且更创新的封装技术。

例如，芯片堆叠封装是芯片级的封装，且如有必要时可通过晶片级或芯片级堆叠芯片来制造。既然芯片堆叠在衬底上，芯片堆叠封装能够具有较高的芯片堆叠密度。此外，既然能够堆叠不同种类的芯片(例如，存储器芯片及控制芯片)，则芯片堆叠封装也可作为系统级封装(SiP)。

一般而言，在芯片堆叠封装中，多个芯片需要相互电连接，其中芯片设置在芯片堆叠封装的上部及下部。因此，芯片堆叠封装通常具有穿过芯片、衬底或中介板而成的硅通孔，以使得多个芯片能够通过硅通孔而相互电连接。然而，硅通孔的制作成本较为昂贵且良率不高。并且，半导体芯片间的电导接仍需通过衬底的重配置线路，导电路径与过程极为复杂而不利电性品质的提升。

发明内容

本公开是针对一种半导体封装件及其制作方法，其可在有限的空间内整合多个芯片并可提升半导体封装件的电性品质。

根据本公开的实施例，一种半导体封装件包括衬底结构以及设置于衬底结构的上表面的封装结构。衬底结构包括至少一内埋芯片、模封基材及多个衬底导通孔。模封基材包覆内埋芯片。衬底导通孔贯穿模封基材。封装结构包括第一模封层、第一芯片、第二模封层、第二芯片及多个封装导通孔。第一芯片设置于第一模封层靠近衬底结构的第一侧，并耦接内埋芯片。第二模封层设置于第一模封层的第一侧并包覆第一芯片。第二芯片设置于第一模封层相对于第一侧的第二侧上。封装导通孔贯穿第一模封层以耦接第一芯片及第二芯片。

根据本公开的实施例，一种半导体封装件的制作方法包括下列步骤。提供一模封结构，其中模封结构包括第一模封层以及贯穿第一模封层的多个封装导通孔。设置至少一第一芯片于模封结构的第一侧上，其中第一芯片耦接多个封装导通孔。形成第二模封层于第一模封层的第一侧上，其中第二模封层包覆第一芯片。设置至少一第二芯片于第一模封层相对于第一侧的第二侧上，以形成封装结构。将封装结构设置于衬底结构的上表面，其中衬底结构包括至少一内埋芯片、包覆内埋芯片的模封基材以及贯穿模封基材的多个衬底导通孔。

基于上述，本公开的半导体封装件包括以模封基材包覆内埋芯片的方式所形成衬底结构以及堆叠于衬底结构上的封装结构，其中，封装结构是利用多个封装导通孔贯穿模封层的结构作为载体，将多个芯片设置于此载体的相对两侧。如此配置，可使半导体封装件在有限的空间里结合扇出、内埋以及封装堆叠等封装结构整合多个不同性质的芯片，以达到异质整合芯片封装的效果。此外，本公开将封装结构中设置于模封层相对两侧的芯片以贯穿模封层的封装导通孔电连接，可缩短封装结构的芯片之间的信号路径长度，进而提升半导体封装件的速度及电气效能。

附图说明

包含附图以便进一步理解本公开，且附图并入本说明书中并构成本说明书的一部分。附图说明本公开的实施例，并与描述一起用于解释本公开的原理。

图1至图4是依照本公开的一实施例的一种半导体封装件的封装结构的制作流程的剖面示意图；

图5至图8是依照本公开的另一实施例的一种半导体封装件的封装结构的制作流程的剖面示意图；