[发明专利]基于后台校准的一步两位逐次逼近型模数转换器

说明书

本发明公开了一种基于后台校准的一步两位逐次逼近型模数转换器。针对高速、低功耗应用场景，其创新之处在于本发明中新型逐次逼近型模数转换器结构中参考电平电容阵列仅由一排电容阵列产生，相比传统结构电容数量减少一半即可实现一步两位的工作模式。基于本发明的一步两位式结构的转换器，提出一种低开销的冗余校正方法，此方法拥有很强的移植特性。本发明方便了采用双输入端比较器取代传统四输入端比较器结构，从而使转换器拥有更高的线性度。针对一步两位中电容阵列之间的共模电压存在失调，提出一种新型的共模电压后台校准方法。针对动态逻辑存在高阻节点，有潜在的漏电问题，提出一种低漏电动态逻辑结构解决先进工艺实现高速模数转换器的漏电问题。

技术领域

本发明属于集成电路设计领域，尤其涉及一种基于后台校准的一步两位逐次逼近型模数转换器。

背景技术

随着集成电路制造技术愈发先进，具有良好工艺兼容性的逐次逼近型模数转换器（SAR ADC）的优势逐渐显现出来，其由于功耗低、面积小的特点而广受设计者青睐。除此以外，晶体管尺寸不断缩小、电源轨电压不断降低使得诸如运算放大器之类的传统模拟电路难以实现高性能，而SAR ADC主要由数字模块构成，几乎不受模拟模块的限制。

SAR ADC串行工作机制限制了其转换速率，而闪速（Flash）、流水线（Pipeline）结构功耗、面积开销较大。针对单一SAR ADC转换速率受限的问题，涌现了诸如Pipelined-SAR、Flash-SAR、时域交织SAR、一步多位式（N-Bit / Cycle） SAR的高速结构，实现转换速率、功耗、面积多方面的折中。

纯二进制搜索算法虽然拥有最少的搜索次数，搜索效率最高，但缺乏容错机制，对多种非理想因素十分敏感。引入冗余校正技术可以放宽SAR ADC对比较器、余量电压（V_DAC）建立的精度要求，提高SAR ADC在量化过程中的容错度。

传统静态数字逻辑延时相对较大，为提升SAR ADC整体工作速率，出现了基于多米诺（Domino）逻辑的动态逻辑技术。但此种技术由于多节点为高阻态，存在漏电的风险。

一步两位（2-Bit / Cycle）结构需要两种电容阵列，即：逐次逼近电容阵列（SDAC）、参考电平电容阵列（RDAC）分别对输入信号、参考电平进行处理。但两种电容阵列之间存在共模电平失调，因此需要采用校准技术将两者之间的共模电平失调消除。

发明内容

本发明目的在于针对现有技术在高速、低功耗应用场景中的不足，提供一种基于后台校准的一步两位逐次逼近型模数转换器。本发明基于一步量化两位的逐次逼近型模数转换器（2-Bit / Cycle SAR ADC）、冗余技术以及后台校准技术，提出了一种新型的2-Bit/ Cycle SAR ADC结构。

本发明的目的是通过以下技术方案来实现的：一种基于后台校准的一步两位逐次逼近型模数转换器包括：

差分信号正输入端V_ip、差分信号负输入端V_in，参考电平输入端及其缓冲电路；参考电平包括共模电平V_CM、上参考电平V_ref、下参考电平GND。

量化结构包含三排电容阵列及其逻辑电平开关阵列、三个两输入端比较器。