[发明专利]平面型SiC MOSFET器件

说明书

本发明公开了一种平面型SiC MOSFET器件，包括：在两个相邻的沟道区之间的漂移区表面形成有抗JFET区；沟道区的二个以上的第一离子注入区设置为：注入峰值位置越深，注入峰值越大；注入峰值位置越浅，注入峰值越小；抗JFET区的一个以上的第二离子注入区的注入峰值位置和注入剂量设置为：第二离子注入区的注入峰值大小和位置都位于沟道区中的最浅和最深的注入峰值的大小和位置之间。本发明能同时满足阈值电压和降低器件的短沟道效应的要求以及抗JFET区既能满足降低器件的比导通电阻的要求，又能防止增加抗JFET表面的电场强度从而增加器件的可靠性。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种平面型SiC MOSFET器件。

背景技术

SiC跟Si相比，具有非常优越的材料特性，这主要表现在其禁带宽度是3.2电子伏特(eV)，跟硅的1.12相比，高了接近3倍。其临界击穿场强是硅的10倍。如果要实现相同的耐压，SiC的漂移区长度可以做到硅的1/10，其掺杂浓度也可以提高几十倍。同时高的禁带宽度，本征载流子浓度低，这使得SiC器件即使在250度甚至300度的结温下，其本征载流子的数目依然低于常温下(25度)的Si器件本征载流子数目。SiC器件的高温漏电得到了大幅降低。限制其工作温度的主要是封装而不是器件本身。

基于此SiC MOSFET得到了越来越广泛的应用，市场前景巨大。

如图1所示，是现有平面型SiC MOSFET器件的剖面结构示意图；以N型SiC MOSFET为例进行介绍，现有平面型SiC MOSFET器件包括：

N型重掺杂的SiC衬底101，SiC衬底101的电阻率通常在20mΩ*cm左右。与之相对的Si器件的衬底电阻率可以做到1mΩ*cm以下。这是因为太高的衬底掺杂浓度会增加器件的缺陷。因此SiC衬底101的衬底电阻是远远高于Si器件的。为了降低衬底电阻，通常希望把SiC衬底101的厚度做的越薄越好。此外，衬底厚度越薄，器件的热阻越低；

在SiC衬底101上面形成有SiC材料形成的N型掺杂的缓冲(Buffer)层102，Buffer层102的掺杂浓度很高，在1e18/cm³附近；Buffer层102是通过外延生长形成，故Buffer层102的缺陷密度是优于衬底的。Buffer层102的厚度通常在1μm附近。

在所述Buffer层102表面上形成有N型掺杂的SiC外延层103，SiC外延层103的掺杂浓度决定了器件的击穿电压。器件的击穿电压越高，SiC外延层103的厚度越厚，SiC外延层103的掺杂浓度越低。对于目前1200V的SiC MOSFET，SiC外延层103的厚度通常在8μm～13μm之间，SiC外延层103掺杂浓度通常在5e15/cm³～2e16/cm³之间。SiC外延层103目前通常是单层的，也可以是双层外延。对于双层外延，靠近表面的掺杂浓度高，降低MOSFET的JFET效应。

在所述SiC外延层103中形成有P型掺杂的沟道区104，沟道区104的设计是SiCMOSFET的难点。这是因为SiC MOSFET的沟道区104的载流子迁移率很低，通常情况下不到硅器件的1/10；因此我们希望把沟道长度Lc做的越短越好。但是为了保证一定的阈值电压，沟道区104的掺杂浓度特别是表面的掺杂浓度不能太高。

此外，SiC MOSFET的漂移区掺杂浓度也大幅提高，漂移区由所述沟道区104外的所述SiC外延层103组成，这要求沟道区104的掺杂浓度和沟道长度Lc都需要提高，否则会有非常严重的短沟道效应。