[发明专利]一种flash型FPGA的层次化字线预处理电路

说明书

本发明公开了一种flash型FPGA的层次化字线预处理电路，涉及FPGA领域，该方法中每个连接字线的译码电路由若干个形成层次化对应结构的控制电路控制，每个译码单元受控于读写信号、擦除信号以及对应的各个层级的控制单元分别输出的选择信号，据此将字线控制信号上拉至可变正电压或下拉至负电压，为所连接的字线控制的存储单元提供执行编写擦除、编程和读取操作时所需的栅极电压；层次化管理的方式简化了译码电路、减少了硬件逻辑的资源开销，且可以减少不同块控制单元之间在对存储单元操作时的干扰，对flash型FPGA快速集成起关键作用。

技术领域

本发明涉及FPGA领域，尤其是一种flash型FPGA的层次化字线预处理电路。

背景技术

flash型FPGA是基于可重复配置的flash存储技术，通过对flash存储单元的重新编程，改变电路内部的逻辑关系，从而实现用户不同的逻辑功能。由于flash存储单元属于非易失性存储，芯片掉电后再重启，信息不会丢失，所以成为了可编程逻辑器件的主流，广泛应用于信号处理和控制领域。对flash型FPGA中的存储单元(flash cell)的配置是可编程逻辑器件逻辑应用的前提，其中字线(WL)连接到flash cell的栅极，需要在flash cell的擦除、编程、和读取过程中赋予其相应的电压，如何准备高效的实现这一功能，对flash型FPGA的快速集成起关键作用。

发明内容

本发明人针对上述问题及技术需求，提出了一种flash型FPGA的层次化字线预处理电路，本发明的技术方案如下：

一种flash型FPGA的层次化字线预处理电路，该述层次化字线预处理电路包括K层控制电路和一个译码电路，K≥2；

第一层控制电路包括若干个第一控制单元，第k-1层控制电路中的每个第k-1控制单元对应第k层控制电路中的若干个第k控制单元，k为参数且2≤k≤K，第K层控制电路中的每个第K控制单元对应译码电路中的一个译码单元；每个译码单元引出字线控制信号并连接FPGA中的一个字线；

每个译码单元受控于读写信号、擦除信号以及字线选通信号包括译码单元对应的K个不同层级的控制单元分别输出的K路选择信号形成的字线选通信号，译码单元用于根据获取到的信号将字线控制信号上拉至可变正电压、为所连接的字线控制的存储单元提供执行读写操作所需的栅极电压，以及，用于根据获取到的信号将字线控制信号下拉至负电压、为所连接的字线控制的存储单元提供执行擦除操作所需的栅极电压。

本发明的有益技术效果是：

本申请公开了一种flash型FPGA的层次化字线预处理电路，通过层次化的管理方式对flash型FPGA中存储单元的擦除、编程和读取操作时为存储单元阵列提供字线信号，简化了译码电路、减少了硬件逻辑的资源开销，且可以减少不同块控制单元之间在对存储单元操作时的干扰。同时flash型FPGA在对存储单元阵列操作时的地址是连续性的，由地址计数器自动加1。每个组控制单元完成读写操作后向上一级反馈完成信号，直到所有组控制单元完成读写操作，这种自下而上的信号反馈，灵活的实现了flash cell阵列块(对应于一个块控制单元Bank)的选择，尤其对大规模的flash型可编程器件快速集成起关键作用。

附图说明

图1是在形成三层控制电路且共有9216个字线的情况下的一种不同层次的控制电路之间的对应关系示意图。

图2是一个实施例中的块控制单元及其对应的组控制单元的电路结构示意图。

图3是一个实施例中的，一个组控制单元对应的各个地址锁存单元及其对应的块控制单元、组控制单元和译码单元的电路结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。