[发明专利]一种flash型FPGA的层次化字线预处理电路

权利要求书

1.一种flash型FPGA的层次化字线预处理电路，其特征在于，所述层次化字线预处理电路包括K层控制电路和一个译码电路，K≥2；

第一层控制电路包括若干个第一控制单元，第k-1层控制电路中的每个第k-1控制单元对应第k层控制电路中的若干个第k控制单元，k为参数且2≤k≤K，第K层控制电路中的每个第K控制单元对应所述译码电路中的一个译码单元；每个译码单元引出字线控制信号并连接FPGA中的一个字线；

每个译码单元受控于读写信号、擦除信号以及所述字线选通信号包括所述译码单元对应的K个不同层级的控制单元分别输出的K路选择信号形成的字线选通信号，译码单元用于根据获取到的信号将字线控制信号上拉至可变正电压、为所连接的字线控制的存储单元提供执行读写操作所需的栅极电压，以及，用于根据获取到的信号将字线控制信号下拉至负电压、为所连接的字线控制的存储单元提供执行擦除操作所需的栅极电压。

2.根据权利要求1所述的层次化字线预处理电路，其特征在于，

所有译码单元获取到有效电平的读写信号和无效电平的擦除信号，各个译码单元依次获取到用于指示选通所连接的字线的字线选通信号并将引出的字线控制信号上拉至可变正电压，以依次对各个字线控制的存储单元提供执行读写操作所需的栅极电压；

或者，所有译码单元获取到无效电平的读写信号和有效电平的擦除信号，所有译码单元均获取到用于指示选通所连接的字线的字线选通信号并将引出的字线控制信号下拉至负电压，以同时对各个字线控制的存储单元提供执行擦除操作所需的栅极电压。

3.根据权利要求1或2所述的层次化字线预处理电路，其特征在于，对字线控制的存储单元执行的读写操作包括编程操作和读取操作，则：

译码单元将引出的字线控制信号上拉至电压值为编程电压值的可变正电压，以为所连接的字线控制的存储单元提供执行编程操作所需的栅极电压；

或者，译码单元将引出的字线控制信号上拉至电压值为读电压值的可变正电压，以为所连接的字线控制的存储单元提供执行读操作所需的栅极电压；

所述编程电压值大于所述读电压值。

4.根据权利要求2所述的层次化字线预处理电路，其特征在于，K＝3，则所述层次化字线预处理电路包括三层控制电路，第一层控制电路包括若干个作为第一控制单元的块控制单元，第二层控制电路包括若干个作为第二控制单元的组控制单元，第三层控制电路包括若干个作为第三控制单元的地址锁存单元；则每个译码单元获取到的用于指示选通所连接的字线的字线选通信号包括其对应的地址锁存单元、组控制单元、块控制单元分别输出的三路有效的选择信号；

且所述层次化字线预处理电路中的各个块控制单元依次输出有效的选择信号；并在一个块控制单元输出有效的选择信号时，控制其对应的各个组控制单元依次输出有效的选择信号；并在一个组控制单元输出有效的选择信号时，控制其对应的各个地址锁存单元依次输出有效的选择信号，使得各个译码单元依次获取到用于指示选通所连接的字线的字线选通信号。

5.根据权利要求4所述的层次化字线预处理电路，其特征在于，每个组控制单元基于D触发器实现，且对应于同一个块控制单元的各个组控制单元中的每个D触发器的Q端连接下一级D触发器的D端形成级联结构，第一级的D触发器的D端连接移位使能信号，每一级D触发器的Q端还分别输出所属的组控制单元的选择信号。

6.根据权利要求5所述的层次化字线预处理电路，其特征在于，每个组控制单元还包括下拉NMOS管，所述下拉NMOS管的源极接地、栅极连接所述组控制单元中的D触发器的Q端；对应于同一个块控制单元的各个组控制单元中的下拉NMOS管的漏极相连并连接至所述块控制单元的反馈端，当任意一个组控制单元输出有效的选择信号时，所述块控制单元通过反馈端接收到有效电平的反馈信号；当所述块选择信号接收到有效的块选择信号且通过反馈端接收到有效电平的反馈信号时，所述块控制单元输出有效的选择信号。