[发明专利]芯片到衬底的组装

说明书

本发明涉及芯片到衬底的组装。一种示例性方法包括在接合温度下，使用焊料将半导体芯片接合到有机叠层衬底；在不从所述接合温度冷却至室温的情况下，在底部填充分配温度下，在半导体芯片和有机叠层衬底之间分配底部填充；以及在高于底部填充分配温度的温度范围内固化底部填充。另一示例性方法包括在有机叠层衬底的衬垫上沉积第一焊料；使半导体芯片的柱上的第二焊料与有机叠层衬底的衬垫上的第一焊料接触；以及将半导体芯片焊接接合到有机叠层衬底。

技术领域

本发明涉及电气、电子和计算机领域，更具体地，涉及集成电路(IC)芯片封装组件。

背景技术

众所周知，IC技术的小型化以快速的步伐持续。最近完成的技术节点是5nm(纳米)晶体管尺寸，使得在芯片内每平方毫米134百万个晶体管的密度成为可能。然而，将具有高密度凸起互连的芯片与有机叠层衬底互连是困难的。连接器栅距(相邻连接器之间的中心到中心的距离)限制了数据可以多快地被传送到芯片或从芯片传送，并且由此不仅在多芯片封装中而且在与芯片外存储器模块一起工作的实际单芯片封装中，对可实现的性能形成了最高限度。芯片到叠层体连接的当前目标是亚55μm(微米)栅距。

正如量子隧穿是增加晶体管密度的挑战一样，在焊料接合期间最近的相邻短路是收紧芯片连接器栅距的挑战。一种降低短路风险的方法是减少在芯片上的每个受控塌陷芯片连接器(C4)凸起中提供的焊料的量。

减小芯片连接器栅距的另一个挑战是在普通处理步骤的热偏移期间发生的芯片和衬底的预期变形。在将芯片连接器对准到衬底衬垫时，由半导体芯片和有机叠层衬底之间的热膨胀系数(CTE)的差异引起的热应变一直是要考虑的因素。在55μm或更小的紧密栅距下，热应变更可能产生未对准和误连接。

发明内容

本发明的原理提供了用于将芯片组装到衬底的技术。在一个方面，示例性方法包括在接合温度下，使用焊料将半导体芯片接合到有机叠层衬底；在不从接合温度冷却至室温的情况下，在底部填充分配温度下，在半导体芯片和有机叠层衬底之间分配底部填充；以及在高于底部填充分配温度的温度范围内固化底部填充。

根据另一方面，示例性方法包括在有机叠层衬底的衬垫上沉积第一焊料；使半导体芯片的柱上的第二焊料与有机叠层衬底的衬垫上的第一焊料接触；以及将半导体芯片焊接接合到有机叠层衬底。

根据另一方面，示例性装置包括半导体芯片401，其具有从其下表面突出的具有55μm(微米)或更小的栅距的柱402，其中第一焊料的帽406被固定到柱的下端；有机叠层衬底403，其具有从其上表面突出的具有与半导体芯片相同的栅距的衬垫404，其中第二焊料的帽408固定到衬垫的上表面；以及将有机叠层衬底的上表面附着到半导体芯片的下表面的两个或多个点的挥发性粘性粘合剂1208。

鉴于上述情况，本发明的技术可以提供实质上有益的技术效果。例如，一个或多个实施例提供以下中的一个或多个：

底部填充物在从焊料接合冷却到室温期间减小热应变并保护芯片连接器免受剪切应力。

在亚55μm C4栅距下从芯片到有机衬底的焊料连接的增强的可靠性。

通常，冷却前的底部填充是有利的技术。对于将具有精细栅距凸起的大晶片接合到翘曲的衬底来说最有效，但它的使用却不管晶片的大小或微凸起的大小，且它还可应用于桥接晶片组合件。它不仅可以用于将单个芯片接合到同一衬底上，而且可以用于将多个芯片接合到同一衬底上。

通过结合附图阅读的本发明的说明性实施例的以下详细描述，本发明的这些和其它特征和优点将变得显而易见。

附图说明

图1示意性地示出了将半导体芯片接合到有机衬底的现有技术工艺。

图2描述了图1所示有机叠层衬底的示意性翘曲。

图3示出了铜柱和非限制性的示例性Cu/Ni/Pd/Au表面抛光(finish)衬垫，在柱上具有一个焊料帽。