[发明专利]一种efuse单元、efuse单元的应用电路及efuse阵列

说明书

本发明提供一种efuse单元、efuse单元的应用电路及efuse阵列，efuse单元结构包括一熔丝、一二极管和一NMOS读选择管；其中，所述熔丝的一端为所述efuse单元结构的VL端口，另一端与所述二极管的N极、所述NMOS读选择管的源极相互连接；所述二极管的P极为所述efuse单元结构的BL端口；所述NMOS读选择管的栅极为所述efuse单元结构的WLR端口；所述NMOS读选择管的漏极为所述efuse单元的SAref端口。本发明对常规efuse单元进行改进，利用二极管替代传统的NMOS编程控制管，实现了缩小efuse整体面积的目的。

技术领域

本发明涉及半导体制造技术领域，具体涉及一种efuse单元、efuse单元的应用电路及efuse阵列。

背景技术

随着对芯片指标的要求越来越高。efuse作为芯片内部用于参数设置的专用模块，整体面积成为efuse模块重要指标之一。而在efuse的内部功能模块中，efuse单元阵列占据整个面积的一半以上，特别是大容量efuse中的比例更大，因此，控制efuse单元及efuse阵列面积是缩减整个efuse模块面积的关键途径。

efuse属于一次性可编程存储器(OTP)，基于电子迁移(EM)原理，通过熔断熔丝的方式实现编程功能。由于编程所需的熔断电流较大，因此常规efuse单元都包含一个较大W/L尺寸的控制管，其面积占单元面积3/4以上，导致efuse单元面积较大。图1显示为现有技术中的一种5端口efuseN*N阵列的示意图。如图1所示，该efuse单元包括一熔丝、一NMOS读选择管和一NMOS编程控制管。NMOS编程控制管面积较大，导致efuse面积较大和整体功耗较大。

发明内容

鉴于上述现有技术的缺点，本发明的目的在于提供一种efuse单元结构、efuse单元结构的应用电路及efuse阵列结构，用于解决现有技术中efuse面积大的问题。

本发明提供一种efuse单元，至少包括：一熔丝、一二极管和一NMOS读选择管；所述熔丝的一端与所述二极管的N极、所述NMOS读选择管的源极相互连接，另一端为所述efuse单元的VL端口；所述二极管的P极为所述efuse单元的BL端口；所述NMOS读选择管的栅极为所述efuse单元的WLR端口；所述NMOS读选择管的漏极为所述efuse单元的SAref端口。

本发明提供一种efuse单元的应用电路，至少包括：

efuse单元；所述efuse单元包括一熔丝、一二极管和一NMOS读选择管；所述熔丝的一端与所述二极管的N极、所述NMOS读选择管的源极相互连接，另一端为所述efuse单元的VL端口；所述二极管的P极为所述efuse单元的BL端口；所述NMOS读选择管的栅极为所述efuse单元的WLR端口；所述NMOS读选择管的漏极为所述efuse单元的SAref端口；

PMOS电源控制管；以及

NMOS字线选择管；

其中，所述efuse单元的VL端口连接所述NMOS字线选择管的漏极；所述efuse单元的BL端口连接所述PMOS电源控制管的漏极和BL线；所述efuse单元的WLR端口接外部控制信号WLR；所述efuse单元的SAref端口连接SA模块。

优选地，所述NMOS字线选择管的栅极接字控制信号WL，源极接地。

优选地，所述PMOS电源控制管的源极接编程电压VQPS，栅极接位控制信号BLC。

本发明提供一种efuse阵列，至少包括：

由efuse单元构成的N*N矩阵；所述efuse单元结构包括一熔丝、一二极管和一NMOS读选择管；每个efuse单元中的熔丝的一端与所述二极管的N极、所述NMOS读选择管的源极相互连接；

该N*N矩阵中同一行的所述熔丝的另一端连接一NMOS字线选择管的漏极；