[发明专利]延迟电路测试方法以及测试电路

说明书

本公开涉及延迟电路测试方法以及测试电路。说明书提出一种延迟电路测试方法以及测试电路，测试电路主要元件包括可由一串列相接的逻辑门组成的延迟电路、设于延迟电路输入端的时脉产生器，用以产生一或多个周期的时脉信号，以及设于延迟电路输出端的计数器，用以计数经延迟电路延迟的时脉信号。测试电路通过切换线路至时脉产生器与计数器而实现一测试模式，测试电路根据计数器产生的计数结果与时脉产生器产生的时脉信号的周期数量的比对结果，检查延迟电路是否有误。

技术领域

说明书提出一种延迟电路测试方法，特别是只通过新增额外电路以对延迟串列电路做高速测试的一种延迟电路测试方法以及测试电路。

背景技术

在集成电路(IC)制程中可能会在晶圆上产生缺陷(defect)，因此在量产时必须对集成电路做完整的测试以淘汰有缺陷的成品。测试一般分为可测试性设计(design fortestability，DFT)扫描测试(scan test)和功能测试(function test)。其中扫描测试由一可测试性设计工具软体产生测试图案(如时脉信号)对集成电路做全面性扫描测试，又分低速和高速(或称符合待测电路速度，at-speed)两种测试，扫描测试可以在电路封装前进行测试；功能测试则是测试集成电路中特定功能，例如针对双倍数据率同步动态随机存取记忆体(double data rate synchronous dynamic random access memory，DDR SDRAM)做读写测试，功能测试是在电路封装后执行。

测试的方式可以在集成电路内部用到延迟串列电路(delay chain circuit)，延迟串列电路的目的是用来控制信号的延迟，可参阅图1显示的延迟串列电路的电路示意图，其中显示有一输入信号101输入至延迟串列电路，通过其中多个延迟元件(delay cell)11、12与13，形成输出信号102。此例显示延迟串列电路中具有多个串接的延迟元件11、12与13，每个延迟元件可以由逻辑门的组合实现，如图示由两个与非门(NAND gate)组成，电路中有一延迟电路控制电路100，延迟电路控制电路100通过多个逻辑门(此例显示为与非门)分别连接到多个延迟元件11、12与13，利用送入逻辑门的开关信号决定延迟级数，也就决定输入信号101要通过多少个延迟元件后输出。

图2接着显示应用延迟串列电路的范例示意图，延迟串列电路等相关测试电路与受测试电路(如集成电路)封装在一电路元件中，执行内建自我测试(built-in self-test)，也就实现了可测试性设计。当集成电路收到外部送来的时脉信号201后，图示中的延迟串列电路20根据延迟相位控制信号23调整其中延迟元件的级数，决定延迟时脉信号201的时间，经过延迟的时脉信号输入至以逻辑门形成的正反器21(可以一或多个)，正反器21根据时脉信号对输入的数据203进行采样，形成采样数据205，执行后续测试。

在这个采样过程中，集成电路实际使用的时脉信号可能是高速讯号，例如800MHz，那么在可测试性设计扫描测试(scan test)时，也需要测试到800MHz的频率才算完整。然而，如果延迟串列电路20中的延迟元件(如图1的延迟元件11、12与13)数量很多，那么整体时间延迟就会很长，可能造成执行可测试性设计扫描测试时只能进行低速(例如100MHz)测试。这样与实际集成电路的运作时脉速度有落差，造成测试不够完整。

另外，虽然也可以在功能测试阶段对延迟串列电路做高速测试，但一般功能测试可能面临的问题包括：无法有效对延迟串列电路所有延迟元件都作功能测试，或者过程需要耗费大量时间，以及功能测试可能要在封装后才进行，如果封装后才发现有缺陷的电路，则是浪费了封装成本。

发明内容

有鉴于习知技术提出的延迟串列电路因为多个串列延迟元件的关系造成整体延迟过长而无法执行高速测试的问题，揭露书提出一种延迟电路测试方法以及测试电路，所提出的方案是在原本的测试电路中额外增加时脉产生器与计数器等电路，能在一测试模式下高速测过完整延迟电路。

根据实施例，测试电路通过延迟电路、新增的时脉产生器与计数器实现用以检测延迟电路的一测试模式。