[发明专利]用于代码预取的指令和逻辑

说明书

本申请公开了用于代码预取的指令和逻辑。在实施例中，一种处理器包括：取出电路，该取出电路用于取出指令，这些指令包括代码预取指令；解码电路，该解码电路用于对代码预取指令进行解码并将经解码的代码预取指令提供至存储器电路，其中该存储器电路用于执行经解码的代码预取指令，以将第一代码块集合预取到第一高速缓存中并将第二代码块集合预取到第二高速缓存中。描述并要求保护其他实施例。

技术领域

实施例总体上涉及计算机处理器。更具体地，实施例涉及当由处理器或其他处理逻辑执行时执行代码预取的处理逻辑、微处理器和相关联的指令集架构。

背景技术

指令集或指令集架构(ISA)是计算机架构中与编程有关的部分，并且可包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理以及外部输入和输出(I/O)。ISA与微架构不同，微架构是实现指令集的处理器的内部设计。具有不同微架构的处理器可共享共同的指令集。在一些示例中，ISA可包括用于存储器操作、算术操作、逻辑操作、控制操作等等的指令。

附图说明

图1是根据本发明的实施例的系统的部分的框图。

图2是根据本发明的实施例的处理器的框图。

图3是根据本发明的另一实施例的多域处理器的框图。

图4是包括多个核的处理器的实施例。

图5是根据本发明的一个实施例的处理器核的微架构的框图。

图6是根据另一实施例的处理器核的微架构的框图。

图7是根据又一实施例的处理器核的微架构的框图。

图8是根据更进一步的实施例的处理器核的微架构的框图。

图9是根据本发明的另一实施例的处理器的框图。

图10是根据本发明的实施例的代表性SoC的框图。

图11是根据本发明的实施例的另一示例SoC的框图。

图12是可以与实施例一起使用的示例系统的框图。

图13是可以与实施例一起使用的另一示例系统的框图。

图14是代表性计算机系统的框图。

图15A-图15B是根据本发明的实施例的系统的框图。

图16是图示根据实施例的用于制造集成电路以执行操作的IP核开发系统的框图。

图17A-图17B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。

图18A-图18D是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。

图19是根据本发明的一个实施例的寄存器架构的框图。

图20A是图示根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图20B是图示根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。

图21A-图21B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个。

图22是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器的框图。

图23-图24是示例性计算机架构的框图。