[发明专利]带复位的配置电路和FPGA的配置电路

说明书

本申请涉及半导体技术领域，提供了一种带复位的配置电路和FPGA的配置电路，带复位的配置电路包括：若干个存储单元，每个存储单元包括第一正电源节点、第二正电源节点、交叉耦合的第一反相器和第二反相器，第一反相器连接第一正电源节点、负电源端且具有第一存储节点，第二反相器连接第二正电源节点、负电源端且具有第二存储节点，第二正电源节点连接正电源端；复位单元，输入端连接第一信号输出端，输出端连接每个存储单元的第一正电源节点，还连接正电源端和负电源端；在复位过程中，第一存储节点的信号为低电平，第二存储节点的信号为高电平。可在上电过程实现存储单元的复位以缩短复位时间，也可以在重配置过程中实现快速复位功能。

技术领域

本发明涉及半导体技术领域，尤其涉及带复位的配置电路及FPGA。

背景技术

在FPGA芯片中，配置存储器是非常重要的部分。由于在FPGA芯片的绕线开关中大量使用one-hot的选通器，则配置存储器在上电初始时刻或者重配初始时需要保持存储值为0，从而保证不会有信号冲突而输出短路电流。

图1示出了配置存储器中存储单元(configuration bitcell)的电路图。图2示出了FPGA的上电配置过程。如图2所示，FPGA会经历芯片上电阶段、配置存储器复位过程、芯片进行用户模式正常工作。其中，芯片上电阶段时间大约是几到几十毫秒时间，配置存储器复位过程可以理解为将图1示出的存储单元中的保持存储值为0，通常需要几十微秒的时间。

因此，如何缩短存储单元的复位时间则称为了亟待解决的技术问题。

发明内容

本发明提供了一种带复位的配置电路和FPGA的配置电路，可以在上电过程和重配过程中实现复位，从而缩短复位时间。

第一方面，本发明提供了一种带复位的配置电路，包括：

至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点，所述第二正电源节点连接正电源端；

复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源节点，所述复位单元还连接所述正电源端和所述负电源端；

在复位过程中，所述第一信号输出端的信号控制所述复位单元的输出端的信号为低电平，所述第一正电源节点和所述第一存储节点的信号均为低电平，所述第二正电源节点和所述第二存储节点的信号均为高电平。

第二方面，本发明提供了一种带复位的配置电路，包括：

至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点；

复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源节点，所述复位单元还连接所述正电源端和所述负电源端；

置位单元，所述置位单元的输入端连接第二信号输出端，输出端连接每个所述存储单元的第二正电源节点，且所述置位单元还连接所述正电源端和所述负电源端；

在复位过程中，所述第一信号输出端的信号控制所述复位单元的输出端的信号为低电平，所述第一正电源节点和所述第一存储节点的信号均为低电平，所述第二信号输出端的信号控制所述置位单元的输出端的信号为高电平，所述第二正电源节点和所述第二存储节点的信号均为高电平。

第三方面，本发明提供了一种FPGA的配置电路，包括：上述第一方面所述的配置电路或上述第二方面所述的配置电路。