[发明专利]带复位的配置电路和FPGA的配置电路

权利要求书

1.一种带复位的配置电路，其特征在于，包括：

至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点，所述第二正电源节点连接正电源端；

复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源节点，所述复位单元还连接所述正电源端和所述负电源端；

在复位过程中，所述第一信号输出端的信号控制所述复位单元的输出端的信号为低电平；所述第一正电源节点和所述第一存储节点的信号均为低电平；所述第二正电源节点和所述第二存储节点的信号均为高电平。

2.根据权利要求1所述的配置电路，包括：

第一晶体管和第二晶体管，所述第一晶体管和第二晶体管的控制端连接所述第一信号输出端，所述第一晶体管的源端连接所述正电源端，所述第一晶体管的漏端连接所述第二晶体管的漏端和所述第一正电源节点，所述第二晶体管的源端连接所述负电源端；

所述存储单元还包括：

第三晶体管，所述第三晶体管的控制端连接第二信号输出端，源端连接所述第二正电源节点，漏端连接所述第二存储节点；其中，在复位过程中，所述第二信号输出端的信号控制所述第三晶体管的导通。

3.根据权利要求1所述的配置电路，其特征在于，所述配置电路还包括：

第四晶体管，所述第四晶体管的控制端连接至第三信号输出端，漏端和源端分别与所述复位单元的输出端和所述第二正电源节点一一对应连接；其中，在所述存储单元的读写过程或数据保持过程中，所述第三信号输出端的信号控制所述第四晶体管的导通，以使所述第一正电源节点和所述第二正电源节点的电压保持一致。

4.根据权利要求1所述的配置电路，其特征在于，所述至少一个存储单元按照排列方向排成一列或多列；

所述存储单元还包括第五晶体管和第六晶体管；其中，所述第五晶体管和所述第六晶体管的控制端分别连接同一条字线，所述第五晶体管的输入端和输出端分别与位线和所述第一存储节点一一对应连接，所述第六晶体管的输入端和输出端分别与互补位线和所述第二存储节点一一对应连接；其中，在复位过程中，所述字线未导通，所述位线和所述互补位线保持为1。

5.一种带复位的配置电路，其特征在于，包括：

至少一个存储单元，每个所述存储单元包括第一正电源节点、第二正电源节点、锁存电路，所述锁存电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器连接所述第一正电源节点、负电源端且具有第一存储节点，所述第二反相器连接所述第二正电源节点、所述负电源端且具有第二存储节点；

复位单元，所述复位单元的输入端连接第一信号输出端，输出端连接每个所述存储单元的第一正电源节点，所述复位单元还连接所述正电源端和所述负电源端；

置位单元，所述置位单元的输入端连接第二信号输出端，输出端连接每个所述存储单元的第二正电源节点，且所述置位单元还连接所述正电源端和所述负电源端；

在复位过程中，所述第一信号输出端的信号控制所述复位单元的输出端的信号为低电平，所述第一正电源节点和所述第一存储节点的信号均为低电平；所述第二信号输出端的信号控制所述置位单元的输出端的信号为高电平，所述第二正电源节点和所述第二存储节点的信号均为高电平。

6.根据权利要求5所述的配置电路，其特征在于，

所述复位单元包括：第一晶体管和第二晶体管，所述第一晶体管和第二晶体管的控制端连接所述第一信号输出端，所述第一晶体管的源端连接所述正电源端，所述第一晶体管的漏端分别连接所述第二晶体管的漏端和所述第一正电源节点，所述第二晶体管的源端连接所述负电源端；

所述置位单元包括：第三晶体管和第四晶体管，所述第三晶体管和第四晶体管的控制端连接所述第二信号输出端，所述第三晶体管的源端连接所述正电源端，所述第三晶体管的漏端分别连接所述第四晶体管的漏端和所述第二正电源节点，所述第四晶体管的源端连接所述负电源端。