[发明专利]一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路

说明书

本发明公开了一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器构成；存储阵列每一行的字线WL均连接并行输入电路，实现最大8X8权重矩阵中的64个数据与存储阵列中存储的64个数据完成二进制神经网络BNN卷积运算；存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且级联型电流镜电路的输出端连接到输出电容的上极板上。该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了系统的可靠性，降低了单元之间的泄露功耗。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种基于阻变随机存取存储器(Resistive Random Access Memory，缩写为RRAM)阵列构成的二进制神经网络中并行乘累加(Multiply and Accumulate，缩写为MAC)运算的电路。

背景技术

目前，各种人工智能设备对电子器件的体积和功耗方面都有着极高的要求，现在的神经网络一般采用浮点计算，需要较大的存储空间和计算量，所产生的高功耗严重阻碍在移动端的应用。

为了有效的降低复杂的乘累加运算带来的长延时和高功耗，现有技术提出了二进制神经网络(Binarized Neural Networks，BNN)，通过将权重、输入和隐藏层输出等信号转化为二进制值，再将二进制编码为0和+1或者-1和+1，有效降低神经网络在推理过程中占用大量存储资源与频繁数据访问带来的功耗问题，但传统SRAM存储单元存在存储数据易破坏、可靠性低、功耗高等缺点，而现有技术中缺乏相应的解决方案。

发明内容

本发明的目的是提供一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了系统的可靠性，降低了单元之间的泄露功耗。

本发明的目的是通过以下技术方案实现的：

一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，所述电路包括并行输入电路、模式选择电路、基于1T1R单元构成的存储阵列、级联型电流镜电路和模拟电压输出电路，其中：

并行输入电路的输出端Out分别与模式选择电路的二选一数据选择器MUX的输入端口1相连，通过数据选择器连接到存储阵列的字线WL上；

所述模式选择电路的输入端口0对应连接读写地址输入信号R/W addr，选择端口与模式选择控制信号MSEL相连；

级联型电流镜电路的输入端CCM-IN与存储阵列的位线BL相连，输出端CCM-OUT与模拟电压输出电路的电容上极板相连；

所述基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器RRAM构成；其中，RRAM的底部电极BE端连接到NMOSFET的漏极，构成一个由NMOSFET控制RRAM的存储单元，NMOSFET的栅极、源极和RRAM的顶部电极TE分别为存储单元的控制端口、数据读写端口；

在所述存储阵列中，同一列中1T1R单元的RRAM的顶部电极TE连接到该列的位线BL上，NMOSFET的栅极与源极分别连接到所述存储阵列的字线WL和源极线SL上；

所述存储阵列每一行的字线WL均连接并行输入电路，所述并行输入电路采用64位并行输入数据，实现最大8X8权重矩阵中的64个数据与所述存储阵列中存储的64个数据在calClk的一个周期内完成二进制神经网络BNN卷积运算；

所述存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且所述级联型电流镜电路的输出端连接到输出电容的上极板上；