[发明专利]一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路在审
申请号: | 202111395976.X | 申请日: | 2021-11-23 |
公开(公告)号: | CN114254743A | 公开(公告)日: | 2022-03-29 |
发明(设计)人: | 蔺智挺;朱陈宇;吴秀龙;朱志国;彭春雨;卢文娟;赵强;陈军宁 | 申请(专利权)人: | 安徽大学;合肥市微电子研究院有限公司 |
主分类号: | G06N3/063 | 分类号: | G06N3/063 |
代理公司: | 北京凯特来知识产权代理有限公司 11260 | 代理人: | 郑立明;陈亮 |
地址: | 230601 安徽*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 一种 基于 rram 阵列 构成 二进制 神经网络 并行 累加 运算 电路 | ||
1.一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路,其特征在于,所述电路包括并行输入电路、模式选择电路、基于1T1R单元构成的存储阵列、级联型电流镜电路和模拟电压输出电路,其中:
并行输入电路的输出端Out分别与模式选择电路的二选一数据选择器MUX的输入端口1相连,通过数据选择器连接到存储阵列的字线WL上;
所述模式选择电路的输入端口0对应连接读写地址输入信号R/W addr,选择端口与模式选择控制信号MSEL相连;
级联型电流镜电路的输入端CCM-IN与存储阵列的位线BL相连,输出端CCM-OUT与模拟电压输出电路的电容上极板相连;
所述基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列,每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器RRAM构成;其中,RRAM的底部电极BE端连接到NMOSFET的漏极,构成一个由NMOSFET控制RRAM的存储单元,NMOSFET的栅极、源极和RRAM的顶部电极TE分别为存储单元的控制端口、数据读写端口;
在所述存储阵列中,同一列中1T1R单元的RRAM的顶部电极TE连接到该列的位线BL上,NMOSFET的栅极与源极分别连接到所述存储阵列的字线WL和源极线SL上;
所述存储阵列每一行的字线WL均连接并行输入电路,所述并行输入电路采用64位并行输入数据,实现最大8X8权重矩阵中的64个数据与所述存储阵列中存储的64个数据在calClk的一个周期内完成二进制神经网络BNN卷积运算;
所述存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端,且所述级联型电流镜电路的输出端连接到输出电容的上极板上;
基于所述电路的结构,所述并行输入电路在计算时钟的低电平时,将输入数据中为“0”的数据转化为对应字线WL的激活信号,在计算时钟的高电平时,将输入数据中为“1”的数据转化为对应字线WL激活信号;
所述级联型电流镜电路在字线WL处于激活状态的时间段内,将位线BL上的电流镜像到输出端,并对输出电容充电,得到BNN卷积运算后的模拟输出电压值,该模拟输出电压值在预设的电压与实际值的查找表中有相对应的值,通过该查找表得到最终的BNN卷积运算结果。
2.根据权利要求1所述基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路,其特征在于,所述并行输入电路中每一路数据输入电路包括:一个D触发器DFF;一个非门INV;两个二输入或门,分别为OR2-0和OR2-1;两个二输入与门,分别为AND2-0和AND2-1,其中:
D触发器DFF的数据输入端D连接到数据输入端口Input,同相输出端与二输入或门OR2-0的一个输入端口相连,反相输出端与二输入或门OR2-1的一个输入端口相连;
计算时钟信号calClk分别与D触发器DFF的时钟输入端CP、非门INV的输入端和二输入或门OR2-0的另一个输入端相连;
非门INV的输出端与二输入或门OR2-1的另一个输入端相连;
二输入或门OR2-0与二输入或门OR2-1的输出端分别于二输入与门AND2-0的两个输入端相连;
二输入与门AND2-1的两个输入端分别与二输入与门AND2-0的输出端和字线脉宽调制信号WLPWM相连;
其中,二输入与门AND2-1的输出端作为并行输入电路中一位数据的输出端Out;字线脉宽调制信号WLPWM用于控制计算过程中字线被激活的时间;
所述并行输入电路的作用是利用计算时钟信号calClk将输入数据中的0和1分别在calClk的高低电平时转化为字线WL的激活信号。
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