[发明专利]浮栅型分栅闪存的制造方法

说明书

本发明公开了一种浮栅型分栅闪存的制造方法，其包括以下步骤：沉积并刻蚀形成第三侧墙介质层；以第一侧墙介质层、选择栅介质层、氧化硅层、第三侧墙介质层作为硬质掩膜，将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除，并进行LDD注入形成LDD区；去除先进CMOS区域的光刻胶，再次涂光刻胶并显影使得闪存区域以光刻胶盖住注入先进CMOS器件的LDD和Halo；沉积并刻蚀形成第四侧墙介质层，源漏注入形成源漏区。本发明将减小了浮栅型分栅闪存的侧墙介质层厚度，使得控制栅的长度等于第一侧墙介质层的厚度加上先进第三侧墙介质层的厚度，增加了CG长度，有利于提高CG‑FG的耦合系数，提高CG的控制能力，降低器件的漏电。

技术领域

本发明涉及半导体技术领域，特别是涉及一种浮栅型分栅闪存的制造方法。

背景技术

分栅(split-gate)浮栅(Floating-gate，FG)闪存技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用，该闪存可以提高存储集成密度，有利于节省芯片面积、降低制造成本。

如图1至图7，现有的2-bit/cell(二比特每存储单元)的分栅浮栅闪存的制造方法包括以下步骤：

步骤一，在P型衬底上注入形成P型阱101，P型阱101上热氧化生长浮栅氧化层102，沉积形成多晶硅(Poly)层103和第一氮化硅层502；进行STI(Shallow-Trench-Isolation，浅沟隔离)工艺形成浅沟槽501；同时定义闪存和外围逻辑区的有源区。

步骤二，依次沉积多晶硅间ONO(Oxide-Nitride-Oxide，氧化物/氮化物/氧化物)层104、浮栅多晶硅层105、厚氮化硅层503；光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。

步骤三，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层113，该侧墙介质层的底部宽度定义了控制栅的长度。利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀多晶硅间ONO层。沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层106，利用第二侧墙介质层和第一侧墙介质层共同作为硬质掩膜，自对准刻蚀形成浮栅。依次沉积形成选择栅介质层107和选择栅多晶硅层108，并通过CMP(Chemical Mechanical Polish，化学机械研磨)方式形成自对准的选择栅。热氧化在选择栅多晶硅层108上方形成氧化硅层114。

步骤四，以第一侧墙介质层113、选择栅介质层107、氧化硅层114作为硬质掩膜，将两侧剩余的厚氮化硅层503通过湿法各向同性刻蚀去除；

步骤五，以第一侧墙介质层113、选择栅介质层107、氧化硅层114作为硬质掩膜(同时先进CMOS区域以光刻胶盖住)，将两侧剩余的浮栅多晶硅层105、多晶硅间ONO层104、多晶硅层103通过各向异性刻蚀去除，并依次进行LDD注入形成LDD区109。

步骤六，沉积并刻蚀形成第三侧墙介质层110(即先进CMOS器件的第一侧墙介质层)，并选择性在先进CMOS区域处注入形成LDD/Halo(晕环)区。

步骤七，沉积并刻蚀形成第四侧墙介质层111(即先进CMOS器件的第二侧墙介质层)，源漏注入形成源漏区112。

对2bit/cell的浮栅型分栅闪存器件的进一步微缩发现，由于CG(Control-Gate，控制栅)与FG交叠的面积的减小，CG至FG的耦合系数大幅下降，而WL(word-line，字线)和FG的交叠面积基本不变，WL至FG的耦合系数迅速增加，WL耦合系数的迅速增大使得器件CG的关断能力(CG的控制能力)变差，漏电十分严重，即闪存的亚域的电流特性变差。因此，如何增大CG的耦合系数(即增大CG与FG的交叠面积)、减小WL的耦合系数对于进一步微缩浮栅型分栅闪存十分关键。该器件中，先进CMOS器件中的第一侧墙介质层和第二侧墙介质层分别作为闪存单元的第三侧墙介质层和第四侧墙介质层，由于第三侧墙和第四侧墙较厚，不利于闪存器件的微缩，有待于进一步改善。

发明内容