[发明专利]浮栅型分栅闪存的制造方法在审
申请号: | 202111370379.1 | 申请日: | 2021-11-18 |
公开(公告)号: | CN114038856A | 公开(公告)日: | 2022-02-11 |
发明(设计)人: | 许昭昭 | 申请(专利权)人: | 华虹半导体(无锡)有限公司 |
主分类号: | H01L27/11521 | 分类号: | H01L27/11521;H01L27/11517 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 刘昌荣 |
地址: | 214028 江*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 浮栅型分栅 闪存 制造 方法 | ||
1.一种浮栅型分栅闪存的制造方法,其特征在于,其包括以下步骤:
步骤十一,在P型衬底上注入形成P型阱,P型阱上热氧化生长浮栅氧化层,沉积形成多晶硅层和第一氮化硅层;进行STI工艺形成浅沟槽;
步骤十二,依次沉积多晶硅间ONO层、浮栅多晶硅层、厚氮化硅层;
步骤十三,沉积氧化硅层,并利用各向异性刻蚀形成第一侧墙介质层;利用第一侧墙介质层作为硬质掩膜,对控制栅多晶硅进行各向异性刻蚀,形成自对准的控制栅,并刻蚀多晶硅间ONO层;沉积绝缘介质层,并各向异性刻蚀形成第二侧墙介质层,利用第二侧墙介质层和第一侧墙介质层共同作为硬质掩膜,自对准刻蚀形成浮栅和浮栅介质层;依次沉积形成选择栅介质层和选择栅多晶硅层,并通过CMP方式形成自对准的选择栅;热氧化在选择栅多晶硅层上方形成氧化硅层;
步骤十四,以第一侧墙介质层、选择栅介质层、氧化硅层作为硬质掩膜,将两侧剩余的厚氮化硅层通过湿法各向同性刻蚀去除;
步骤十五,沉积并刻蚀形成第三侧墙介质层;
步骤十六,光刻打开闪存区域同时先进CMOS区域以光刻胶盖住,以第一侧墙介质层、选择栅介质层、氧化硅层、第三侧墙介质层作为硬质掩膜,将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除,并对闪存区进行LDD注入形成LDD区;
步骤十七,去除先进CMOS区域的光刻胶,再次涂光刻胶并显影使得闪存区域以光刻胶盖住同时光刻打开先进CMOS区域,自对准注入先进CMOS器件的LDD和Halo;
步骤十八,沉积并刻蚀形成第四侧墙介质层,源漏注入形成源漏区。
2.如权利要求1所述的浮栅型分栅闪存的制造方法,其特征在于,所述步骤十一定义闪存和外围逻辑区的有源区。
3.如权利要求1所述的浮栅型分栅闪存的制造方法,其特征在于,所述第一侧墙介质层的底部宽度加上第三侧墙介质层底部的宽度定义了控制栅的长度。
4.如权利要求1所述的浮栅型分栅闪存的制造方法,其特征在于,所述多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层,第二氮化硅层位于第二氧化硅层和第三氧化硅层之间。
5.如权利要求1所述的浮栅型分栅闪存的制造方法,其特征在于,所述步骤十二光刻定义闪存单元区域,并刻蚀去除开口区域的厚氮化硅层。
6.如权利要求1所述的浮栅型分栅闪存的制造方法,其特征在于,所述选择栅介质层的形状为弧形。
7.如权利要求1所述的浮栅型分栅闪存的制造方法,其特征在于,所述步骤十二、步骤十三、步骤十五、步骤十八都采用化学或物理气相沉积工艺进行沉积。
8.如权利要求1所述的浮栅型分栅闪存的制造方法,其特征在于,所述第三侧墙介质层的刻蚀形成工艺放置在步骤十六将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除工艺之前。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的