[发明专利]浮栅型分栅闪存器件及其制造方法

说明书

本发明公开了一种浮栅型分栅闪存器件及其制造方法，该浮栅型分栅闪存器件包括P型阱等，选择栅氧化层、选择栅多晶硅层、第二氧化硅层、第二氮化硅层、第三氧化硅层依次位于P型阱的上面，两个侧墙型控制栅多晶硅层、隔离介质层都位于第三氧化硅层的一个缺口X内，浮栅氧化硅介质层位于第三氧化硅层的外面、隔离介质层的外面，两个侧墙型浮栅多晶硅层位于浮栅氧化硅介质层的外面且分别对应两个侧墙型控制栅多晶硅层，第二LDD区、源漏区都位于P型阱的两侧顶部。本发明可有效地降低WL‑FG的耦合系数，同时增加CG‑FG的耦合系数，达到增强CG控制能力，减小器件漏电的效果，提高闪存器件的性能。

技术领域

本发明涉及半导体领域，特别是涉及一种浮栅型分栅闪存器件及其制造方法。

背景技术

分栅(split-gate)浮栅(Floating-gate)闪存技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用，该闪存可以提高存储集成密度，有利于节省芯片面积、降低制造成本。

如图1至图7，现有的2-bit/cell(二比特每存储单元)的分栅浮栅闪存器件的制造方法包括以下步骤：

步骤一，在P型衬底上注入形成P型阱101，P型阱101上热氧化生长浮栅氧化层102、浮栅多晶硅(Poly)层103和第一氮化硅层502；进行STI(Shallow-Trench-Isolation，浅沟隔离)工艺形成浅沟槽501；同时定义闪存和外围逻辑区的有源区。

步骤二，依次沉积多晶硅间ONO(Oxide-Nitride-Oxide，氧化物/氮化物/氧化物)层104、控制栅多晶硅层105、厚氮化硅层504；光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。

步骤三，沉积第一氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层112，该侧墙的底部宽度定义了控制栅的长度。

步骤四，利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀ONO层。

步骤五，沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层106，利用第二侧墙和第一侧墙共同作为硬质掩膜，自对准刻蚀形成浮栅。

步骤六，依次沉积选择栅介质层107和选择栅多晶硅层108，并通过CMP(ChemicalMechanical Polish，化学机械研磨)方式形成自对准的选择栅。

步骤七，热氧化在选择栅多晶硅层108上方形成氧化硅，并与第一侧墙112、选择栅介质层107作为硬质掩膜，将两侧剩余的厚氮化硅层504、控制栅多晶硅层105、多晶硅间ONO层104、浮栅多晶硅层103去除，并依次进行LDD(Lightly Doped Drain，轻掺杂漏)注入形成第一LDD区110，沉积和刻蚀形成第三侧墙介质层109，源漏注入形成源漏区(即源区和漏区)111，金属硅化工艺形成低电阻率的金属硅化物113。

而对浮栅型分栅闪存器件的进一步微缩发现，由于CG(Control-Gate，控制栅)与FG(Floating Gate,浮栅)交叠的面积的减小，CG至FG的耦合系数大幅下降，而WL(Word-Line字线)至FG的耦合系数从原有的13.7％迅速增加至24.6％，WL耦合系数的迅速增大使得器件CG的关断能力(CG的控制能力)变差，漏电十分严重(BL(Bit Line，位线)上的电流和CG的电压关系曲线显示亚阈值摆幅达到800mV/decade，如图8所示)。因此如何增大CG的耦合系数(即增大CG与FG的交叠面积)、减小WL的耦合系数对于进一步微缩浮栅型分栅闪存十分关键。其中，图8的横坐标代表控制栅电压，图8的纵坐标代表位线电流。

发明内容

针对上述情况，为了克服现有技术的缺陷，本发明提供一种浮栅型分栅闪存器件及其制造方法。