[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供一形成有浅沟槽隔离结构的衬底，浅沟槽隔离结构的顶面高于衬底的顶面，相邻两个浅沟槽隔离结构之间的衬底上形成有浮栅层，浮栅层的顶面高于浅沟槽隔离结构的顶面；形成至少一个沟槽于浅沟槽隔离结构中；形成栅间介质层于浮栅层和浅沟槽隔离结构上，栅间介质层覆盖至少一个沟槽，栅间介质层的相对介电常数大于浅沟槽隔离结构的相对介电常数；形成控制栅层于栅间介质层上。本发明的技术方案使得在技术节点变小时，能够确保存储区具有较高的耦合系数的同时，还能够避免半导体器件击穿以及避免相邻两个浮栅层之间产生信号干扰。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

Nor Flash制造工艺中，采用存储区打开(cell open，COPEN)工艺来形成闪存器件中的相邻两个浮栅之间的沟槽。并且，通过增大沟槽的深度或浮栅的高度来使得浮栅和控制栅之间的有效面积增大，以确保存储区具有较高的耦合系数。

参阅图1a～图1b和图2a～图2b，Nor Flash制造工艺的步骤包括：首先，提供一形成有浅沟槽隔离结构12的衬底11，浅沟槽隔离结构12的顶面高于衬底11的顶面，相邻两个浅沟槽隔离结构12之间的间隙中填满浮栅层13；然后，采用存储区打开工艺，去除部分高度的浅沟槽隔离结构12，以在相邻两个浮栅层13之间形成沟槽(未图示)；然后，在浅沟槽隔离结构12和浮栅层13的表面形成栅间介质层，并覆盖控制栅层15于栅间介质层上。其中，一般栅间介质层对信号的抗干扰能力大于浅沟槽隔离结构12，例如，栅间介质层包括第一氧化硅层141、氮化硅层142和第二氧化硅层143，浅沟槽隔离结构12的材质为氧化硅，氮化硅对信号的抗干扰能力大于氧化硅。

其中，当通过增大沟槽的深度来确保存储区具有较高的耦合系数时，如图1a和图1b所示，通过增大去除的浅沟槽隔离结构12的高度来使得相邻两个浮栅层13之间形成的沟槽的深度很大，浅沟槽隔离结构12的顶面与衬底11的顶面齐平，导致衬底11与控制栅15之间的距离L1很小，从而很容易导致器件在此处击穿(如图1b中的D1)。当通过增大浮栅的高度来确保存储区具有较高的耦合系数时，参阅图2a和图2b，通过增大浮栅层13的高度来使得相邻两个浮栅层13之间形成的沟槽的深度很大，浅沟槽隔离结构12的顶面高于浮栅层13的底面，使得衬底11与控制栅15之间的距离L2足够大，避免器件击穿；但是，当技术节点变小时，相邻两个浮栅层13之间的距离变小，由于相邻两个浮栅层13之间存在高度L3的浅沟槽隔离结构12充当介质层，而浅沟槽隔离结构12的抗干扰能力小于栅间介质层，因此，导致相邻两个浮栅层13之间产生信号干扰。

因此，如何在技术节点变小时，能够确保存储区具有较高的耦合系数的同时，还能够避免半导体器件击穿以及避免相邻两个浮栅层之间产生信号干扰是目前亟需解决的问题。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，在技术节点变小时，能够确保存储区具有较高的耦合系数的同时，还能够避免半导体器件击穿以及避免相邻两个浮栅层之间产生信号干扰。

为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：

提供一衬底，所述衬底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构的顶面高于所述衬底的顶面，相邻两个所述浅沟槽隔离结构之间的衬底上形成有浮栅层，所述浮栅层的顶面高于所述浅沟槽隔离结构的顶面；

形成至少一个沟槽于所述浅沟槽隔离结构中；

形成栅间介质层于所述浮栅层和所述浅沟槽隔离结构上，所述栅间介质层覆盖所述至少一个沟槽，所述栅间介质层的相对介电常数大于所述浅沟槽隔离结构的相对介电常数；以及，

形成控制栅层于所述栅间介质层上。

可选地，形成至少一个所述沟槽于所述浅沟槽隔离结构中的步骤包括：