[发明专利]带隙基准启动电路及射频芯片

说明书

本发明提供了一种带隙基准启动电路，包括带隙基准单元，用于产生基准电压并输出；启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。本发明还提供一种及射频芯片。与现有技术相比，本发明的带隙基准启动电路及射频芯片可靠性更好。

技术领域

本发明涉及微电子技术领域，尤其涉及一种用于芯片中的带隙基准启动电路及射频芯片。

背景技术

带隙基准(Bandgap voltage reference)，简称它为Bandgap。

Bandgap为所有芯片中的一个基础模块，为电路提供基础基准电压。但Bandgap核心电路自身存在兼并点，导致电路可能处于非期望的状态点上，从而使得电路有可能无法启动，可靠性不佳。

因此，打破兼并点，让电路处于正常状态尤为重要。

发明内容

针对以上相关技术的不足，本发明提出一种可靠性好的带隙基准启动电路及射频芯片。

为了解决上述技术问题，本发明实施例提供了一种带隙基准启动电路，包括：

带隙基准单元，用于产生基准电压并输出；

启动电路，所述启动电路连接至所述带隙基准单元的输出端，用于将处于兼并态时的所述带隙基准单元输出的低电平电压反相，以触发所述启动电路输出高电平至所述带隙基准单元，以使所述带隙基准单元脱离兼并态并输出高电平。

优选的，所述带隙基准单元包括第一晶体管、第二晶体管、第一电阻、第二电阻、第三电阻、第一三极管、第二三极管以及运算放大器；

所述第一晶体管的源极连接至所述第二晶体管的源极，并共同用于连接至电源电压；所述第一晶体管的栅极连接至所述第二晶体管的栅极；所述第一晶体管的漏极经依次串联所述第一电阻和所述第三电阻后连接至所述第一三极管的发射极；

所述第二晶体管的漏极作为所述带隙基准单元的输出端，并经串联所述第二电阻后连接至所述第二三极管的发射极；

所述第一三极管的集电极连接至所述第二三极管的集电极，并作为所述带隙基准单元的第一输入端，且所述第一三极管的集电极连接至接地；

所述第一三极管的基极连接至所述第二三极管的基极并共同连接至接地；

所述运算放大器的正极输入端连接至所述第一电阻与所述第三电阻之间；所述运算放大器的负极输入端连接至所述第二电阻与所述第二三极管的发射极之间；所述运算放大器的输出端作为所述带隙基准单元的第二输入端，并连接至所述第一晶体管的栅极；

所述启动电路的输入端连接至所述带隙基准单元的输出端，用于接收所述带隙基准单元处于兼并态时输出的低电平电压；所述启动电路的第一输出端连接至所述带隙基准单元的第一输入端，所述启动电路的第二输出端连接至所述带隙基准单元的第二输入端，用于将所述低电平电压反相以触发所述启动电路输出高电平至所述带隙基准单元，使所述带隙基准单元脱离兼并态并输出高电平。

优选的，所述启动电路包括反相器和第三晶体管；所述反相器的输入端作为所述启动电路的输入端，所述反相器的输出端连接至所述第三晶体管的栅极；所述第三晶体管的源极作为所述启动电路的第一输出端，所述第三晶体管的漏极作为所述启动电路的第二输出端。

优选的，所述启动电路还包括串联至所述反相器和所述第三晶体管的栅极之间的缓冲器。

优选的，所述第一晶体管和所述第二晶体管均为PMOS管。

优选的，所述第一三极管和所述第二三极管均为BJT管。

优选的，所述第三晶体管为NMOS管。