[发明专利]一种P型掺杂控制栅的浮栅型分栅闪存工艺方法

权利要求书

1.一种P型掺杂控制栅的浮栅型分栅闪存工艺方法，包括P型衬底上形成的中-高压的P型阱，浮栅介质层，N型掺杂浮栅多晶硅，多晶硅间ONO(Oxide-Nitride-Oxide)介质叠层，P型掺杂控制栅(Control Gate，CG)多晶硅，第一侧墙介质层，浮栅存储晶体管防穿通、阈值电压的P型注入，第二侧墙介质层，选择栅介质层，N型掺杂选择栅多晶硅层，保护选择栅多晶硅的介质层，轻掺杂漏(Lightly doped drain,LDD)离子注入层，第三侧墙介质层，源漏重掺杂离子注入层，调整选择管器件阈值电压注入层，其特征在于：其工艺方法步骤如下：

S1:定义浮栅闪存和外围逻辑区的有源区；

S2:注入形成浮栅存储晶体管防穿通、阈值电压的P型注入层；

S3:进行CG-Poly第一次刻蚀并注入离子形成调整选调整选择管器件阈值电压注入层；

S4:通过CMP方式形成自对准的选择栅；

S5:进行低能量、大剂量、大倾斜角度的P型杂质注入对CG-Poly掺杂；

S6:依次进行LDD注入、第三侧墙沉积和刻蚀、源漏注入。

2.根据权利要求1所述的P型掺杂控制栅的浮栅型分栅闪存工艺方法，其特征在于：所述S1中，首先在P型衬底上热氧化生长浮栅氧化层；生长N型在位掺杂的多晶硅(Poly)层和氮化硅层；再利用STI(shallow-trench-isolation)工艺；同时定义闪存和外围逻辑区的有源区，进行注入形成中-高压的P型阱。

3.根据权利要求1所述的P型掺杂控制栅的浮栅型分栅闪存工艺方法，其特征在于：所述S2中，依次沉积多晶硅间ONO层，未掺杂的多晶硅层，厚氮化硅层；光刻定义闪存单元区域，并刻蚀去除开口区域的氮化硅层，以厚氮化硅层为掩膜进行浮栅存储晶体管防穿通、阈值电压的P型注入形成浮栅存储晶体管防穿通、阈值电压的P型注入层。

4.根据权利要求1所述的P型掺杂控制栅的浮栅型分栅闪存工艺方法，其特征在于：所述S3中，首先沉积绝缘介质层，各向异性刻蚀形成第一侧墙，进行CG-Poly第一次刻蚀；再次沉积绝缘介质层，并各向异性刻蚀形成第二侧墙，利用第二侧墙和第一侧墙共同作为硬质掩膜，自对准刻蚀形成浮栅，并进行离子注入调整选择管阈值电压，形成调整选择管器件阈值电压注入层。

5.根据权利要求1所述的P型掺杂控制栅的浮栅型分栅闪存工艺方法，其特征在于：所述S4中，依次沉积选择栅介质层，选择栅多晶硅层，并通过CMP方式形成自对准的选择栅。

6.根据权利要求1所述的P型掺杂控制栅的浮栅型分栅闪存工艺方法，其特征在于：所述S5中，热氧化在N型掺杂选择栅多晶硅层上方形成保护选择栅多晶硅的介质层，并与第一侧墙、选择栅介质层作为硬质掩膜，湿法刻蚀去除两侧剩余的氮化硅层，然后在第二次刻蚀CG-Poly之前进行低能量、大剂量、大倾斜角度的P型杂质注入对CG-Poly掺杂；或者第二次自对准刻蚀去除开口处的CG-Poly，在第二次刻蚀CG-Poly之后进行低能量、大剂量、大倾斜角度的P型杂质注入对CG-Poly掺杂。

7.根据权利要求1所述的浮栅型分栅闪存工艺方法，其特征在于：所述S6中，依次刻蚀控制栅、ONO层、浮栅，依次进行LDD注入，沉积并刻蚀形成轻掺杂漏离子注入层、第三侧墙介质层，并进行源漏注入源漏重掺杂离子注入层。