[发明专利]一种非易失性D触发器电路

权利要求书

1.一种非易失性D触发器电路，其特征在于，包括：输入信号端、时钟信号端、锁存电路模块、自使能写电路模块、非易失性存储单元模块、读电路模块、多路复用器模块和输出信号端；

所述锁存电路模块的第一输入端与所述输入信号端连接；所述锁存电路模块的第二输入端与所述时钟信号端连接；所述锁存电路模块的第一输出端与所述多路复用器模块的第一输入端连接；所述锁存电路模块的第二输出端与所述自使能写电路模块的第二输入端连接；所述自使能写电路模块的第一输入端与所述时钟信号端连接；所述自使能写电路模块的输出端与所述非易失性存储单元模块的第一输入端连接；所述读电路模块的输入端与所述时钟信号端连接；所述读电路模块的第一输出端与所述非易失性存储单元模块的第二输入端连接；所述读电路模块的第二输出端与所述多路复用器模块的第二输入端连接；所述读电路模块的第三输出端与所述自使能写电路模块的第三输入端连接；所述多路复用器模块的第三输入端与所述时钟信号端连接；所述多路复用器模块的输出端与所述输出信号端连接。

2.根据权利要求1所述的非易失性D触发器电路，其特征在于，所述锁存电路模块包括：第一反相器、第二反相器和第三反相器；

所述第一反相器的输入端与所述输入信号端连接；所述第一反相器的输出端与所述第二反相器的输入端连接；所述第二反相器的输出端分别与所述第三反相器的输入端和所述多路复用器模块的第一输入端连接；所述第三反相器的输出端连接至所述第一反相器的输出端与所述第二反相器的输入端的连接通路上，以输出所述第二反相器输出信号的反信号；所述反信号输入至所述自使能写电路模块；

所述第一反相器和所述第三反相器受所述时钟信号端输入的时钟信号控制。

3.根据权利要求2所述的非易失性D触发器电路，其特征在于，所述第一反相器和所述第三反相器均包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管；

所述第一PMOS晶体管的源级与电源电压连接；所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；所述第二PMOS晶体管的漏极与所述第一NMOS晶体管的源极连接；所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极连接；所述第二NMOS晶体管的漏极接地；所述第一PMOS晶体管的栅极与所述第二NMOS晶体管的栅极连接，且所述第一PMOS晶体管的栅极与所述第二NMOS晶体管的栅极均与所述输入信号端连接；其中，在第一反相器中第二PMOS晶体管的栅极与时钟信号相连，第一NMOS晶体管的栅极与时钟信号的反信号相连；在第三反相器中第二PMOS晶体管的栅极与时钟信号的反信号相连，第一NMOS晶体管的栅极与时钟信号相连。

4.根据权利要求2所述的非易失性D触发器电路，其特征在于，所述非易失性存储单元模块包括：第一磁隧道结、第二磁隧道结、第三NMOS晶体管、第四NMOS晶体管、A端、B端、H端和M端；

所述第一磁隧道结的反铁磁层的一端与所述M端连接；所述第一磁隧道结的反铁磁层的另一端与所述第三NMOS晶体管的源极连接；所述第三NMOS晶体管的漏极与所述H端连接；所述第四NMOS晶体管的漏极与所述M端连接；所述第四NMOS晶体管的源极与所述第二磁隧道结的反铁磁层的另一端连接；所述第二磁隧道结的反铁磁层的一端与H端连接；所述第一磁隧道结的上端与所述A端连接，所述第二磁隧道结的上端与所述B端连接。

5.根据权利要求4所述的非易失性D触发器电路，其特征在于，所述自使能写电路模块包括：写逻辑控制电路和写电流产生电路；

所述写逻辑控制电路的第一输入端和所述写电流产生电路的第一输入端均与所述锁存电路模块的第二输出端连接；所述写逻辑控制电路的第二输入端与读电路模块的第三输出端相连；所述写逻辑控制电路的第三输入端与时钟信号端相连；所述写逻辑控制电路的输出端与所述写电流产生电路的第二输入端连接；所述写电流产生电路的输出端即为自使能写电路模块的输出端。