[发明专利]半导体封装装置及其制造方法

说明书

本公开提供了半导体封装装置及其制造方法，通过采用Face up的方法将电子元件主动面结合至载板，再以金属牺牲层覆盖电子元件主动面后模封，而后研磨以暴露电子元件主动面设置的金属牺牲层，再去除金属牺牲层后暴露电子元件主动面的导电垫，并继续形成重布线层，由于没有形成导电柱，可以减少形成导电柱的成本；且电子元件非主动面未设置有模封层不需要单独研磨，可以减少研磨电子元件非主动面模封层的成本；由于采用Face up方法，无需倒装程序，可以提高UPH，进而进一步降低产品整体制造成本。

技术领域

本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。

背景技术

当前扇出型(Fan out)半导体封装装置在制作过程中区分为先芯片(Chip first)和后芯片(Chip last)两种方法，以实现将芯片与重布线层(RDL，Redistribution Layer)进行信号连接，并可有效提高产品的电性性能。其中，先芯片方法分为主动面朝上(Faceup)和主动面朝下(Face down)两种方法。

如图1A和1B所示，图1A是现有技术中采用先芯片(Chip first)且主动面朝上(Face up)制作芯片的过程中所采用的芯片的纵向截面结构示意图，图1B是现有技术中采用先芯片(Chip first)且主动面朝上(Face up)制作芯片的过程中对模封后芯片进行研磨的纵向截面结构示意图。采用Face up方法，需先如图1A所示，在芯片11的主动面形成导电柱(例如，铜柱/Cupper Stud)12，后续再模封后形成包覆芯片11和导电柱12的模封层23，以及如图1B所示，对芯片11的主动面进行研磨以露出芯片I/O，即芯片11主动面形成的导电柱12。后续可继续形成RDL以得到扇出型半导体封装装置，但这种方法的制作过程中导电柱12的制作成本较高。

如图1C和1D所示，图1C是现有技术中采用先芯片(Chip first)且主动面朝下(Face down)制作芯片的过程中所采用的芯片的纵向截面结构示意图，图1D是现有技术中采用先芯片(Chip first)且主动面朝下(Face down)制作芯片的过程中对模封后芯片进行研磨的纵向截面结构示意图。如图1C所示，采用Face down方法，将芯片11的主动面朝下设置并进行模封形成包覆芯片11的非主动面的模封层23，该过程无需形成导电柱即可实现将芯片I/O与RDL连接，但芯片11的非主动面存在热量累积需进行散热，即需将芯片11的非主动面露出以进行散热。进而，如图1D所示，需通过研磨以移除芯片11非主动面的模封层23以露出芯片11非主动面进行散热。但多增加出的研磨过程导致制造成本也较高，且采用Facedown方法制得的模封层23在产品中占比较高，而由于模封层23与芯片11之间的热膨胀系数(CTE，Coefficient of Thermal Expansion)差异较大，将导致去除载板(de-bond)后产品发生较大程度的翘曲(Warpage)，较难进行后续作业，即便使用翘曲调整(warpage adjust)对产品进行调整也会因为内应力的产生而使产品发生断线导致功能损坏。另外，由于采用Face down方式需要将芯片主动面朝下置于载板上，为了在芯片主动面制作重布线层，还必须进行倒装(flip)程序以实现将芯片主动面朝上以便制作重布线层，由于多出来的倒装程序将会使整体UPH(Unit Per Hour，每小时的产出)下降，进而间接提高产品制做成本。

发明内容

本公开提出了半导体封装装置及其制造方法。

第一方面，本公开提供了一种半导体封装装置，包括：

电子元件；

导电垫，设置于所述电子元件主动面且表面不突出于所述电子元件主动面；

模封层，包覆所述电子元件主动面且不包覆所述导电垫；

重布线层，设置于所述电子元件主动面且电连接所述导电垫。