[发明专利]半导体结构及其制备方法、三维存储器

说明书

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，以降低RC延迟，减小功耗。该半导体结构包括衬底，存储堆叠层设置于衬底上，存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅，第一沟道孔贯穿至少一层顶部选择栅，第二栅导电层设置于第一沟道孔内，第一沟道结构设置于第一沟道孔内，第一沟道结构包括覆盖第一沟道孔的侧壁的第二栅导电层、覆盖第二栅导电层的栅介质层和覆盖栅介质层的第一沟道层，第二栅导电层与顶部选择栅连接。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

在3D NAND中，存储单元三维地布置在衬底之上，栅极分为底层选择栅、中层控制栅以及顶层选择栅(Top Select Gate，简称TSG)三部分，从而将栅极信号分布在三组栅极中，以减小信号之间的串扰。

但是，目前的TSG的材料为掺杂多晶硅，其电阻率高，会产生RC(电阻电容)延迟，增加功耗。

发明内容

本公开的实施例提供一种半导体结构及其制备方法、三维存储器，以降低RC延迟，减小功耗。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构。所述半导体结构包括衬底、存储堆叠层和第一沟道结构。所述存储堆叠层设置于所述衬底上，所述存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；沿所述衬底的厚度方向且远离所述衬底，所述多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅。所述存储堆叠层具有贯穿所述至少一层顶部选择栅的第一沟道孔。所述第一沟道结构设置于所述第一沟道孔内，所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁，且与所述至少一层顶部选择栅连接；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。

本公开的上述实施例提供的半导体结构，第一沟道孔内设有第二栅导电层，且第二栅导电层覆盖第一沟道孔的侧壁，且与顶部选择栅电连接。在这种情况下，第一沟道结构由第二栅导电层、栅介质层和第一沟道层构成。也就是说，由于顶部选择晶体管无需存储功能，顶部选择晶体管可以被构造为简单的管，从而可以避免第一沟道孔内沉积阻挡层、存储层和隧穿层堆叠结构的工艺，降低成本。此外，第一栅导电层与第二栅导电层可以用不同的材料制成，例如，第一栅导电层可以采用电阻较低的材料制成，以降低RC延迟，减小功耗；栅导电层可以采用功函数较大的材料制成，以满足顶部选择晶体管的预设阈值电压。

在一些实施例中，所述第一栅导电层的材料包括金属，所述第二栅导电层的材料的功函数大于4.6eV。

在一些实施例中，所述存储堆叠层还具有贯穿所述至少一层字线层和至少一层底部选择栅的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通。所述半导体结构还包括第二沟道结构，所述第二沟道结构设置于所述第二沟道孔内，所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层的一端与所述第一沟道层电连接，另一端与所述衬底电连接；所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。

在一些实施例中，所述第二沟道层在所述衬底上的正投影与所述第二栅导电层在所述衬底上的正投影相分离。