[发明专利]半导体结构及其制备方法、三维存储器

权利要求书

1.一种半导体结构，其特征在于，包括：

衬底；

设置于所述衬底上的存储堆叠层，所述存储堆叠层包括交替设置的多层第一栅导电层和多层电介质层；沿所述衬底的厚度方向且远离所述衬底，所述多层第一栅导电层依次包括至少一层字线层和至少一层顶部选择栅；所述存储堆叠层具有贯穿所述至少一层顶部选择栅的第一沟道孔；以及，

设置于所述第一沟道孔内的第一沟道结构，所述第一沟道结构包括第二栅导电层、栅介质层和第一沟道层，所述第二栅导电层覆盖所述第一沟道孔的侧壁，且与所述至少一层顶部选择栅连接；所述栅介质层设置于所述第二栅导电层背离所述第一沟道孔的侧壁的一侧，所述第一沟道层设置于所述栅介质层背离所述第二栅导电层的一侧。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一栅导电层的材料包括金属，所述第二栅导电层的材料的功函数大于4.6eV。

3.根据权利要求1所述的半导体结构，其特征在于，所述存储堆叠层还具有贯穿所述至少一层字线层和至少一层底部选择栅的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通；

所述半导体结构还包括：

设置于所述第二沟道孔内的第二沟道结构，所述第二沟道结构包括依次设置的存储功能层和第二沟道层，所述第二沟道层的一端与所述第一沟道层电连接，另一端与所述衬底电连接；所述存储功能层和所述第二沟道层均与所述第二栅导电层电绝缘。

4.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道层在所述衬底上的正投影与所述第二栅导电层在所述衬底上的正投影相分离。

5.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：

设置于所述存储功能层远离所述衬底的一侧的绝缘垫，所述存储功能层在所述衬底上的正投影，以及所述第二栅导电层在所述衬底上的正投影，均位于所述绝缘垫在所述衬底上的正投影内。

6.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：

第二沟道填充层，设置于所述第二沟道层内侧的间隙；

设置于所述第二沟道填充层远离所述衬底的一侧的第二连接垫，所述第二连接垫与所述第二沟道层电连接。

7.根据权利要求6所述的半导体结构，其特征在于，沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁；

所述第二连接垫设置于所述第二凹槽内，且与所述第二沟道层所暴露的侧壁电接触，所述第一沟道层在所述衬底的正投影与所述第二连接垫在所述衬底的正投影重叠。

8.根据权利要求3所述的半导体结构，其特征在于，所述第二沟道结构还包括：

第二沟道填充层，填充所述第二沟道层内侧的间隙；沿所述衬底的厚度方向，所述第二沟道填充层的高度小于所述第二沟道层的高度，以形成第二凹槽，所述第二凹槽暴露所述第二沟道层的部分侧壁；

所述第一沟道层伸入所述第二凹槽，且与所述第二沟道层所暴露的侧壁电接触。

9.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述存储堆叠层还具有贯穿所述至少一层顶部选择栅的切割沟槽，所述切割沟槽在平行于所述衬底的平面上沿第一方向延伸，以将所述至少一层顶部选择栅划分出多个区域；所述切割沟槽沿所述第一方向延伸的侧壁，由所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面共同限定；

所述半导体结构还包括：

切割结构，设置于所述切割沟槽内；所述切割结构与所述第二栅导电层暴露于所述切割沟槽的侧面，及所述存储堆叠层中与所述第二栅导电层对应的膜层暴露于所述切割沟槽的侧面接触。

10.根据权利要求9所述的半导体结构，其特征在于，所述第一沟道结构在所述衬底上的正投影，位于所述第二沟道结构在所述衬底上的正投影内。