[发明专利]一种基于多粒度查找表结构的可编程逻辑块有效

专利信息
申请号: 202111264797.2 申请日: 2021-10-28
公开(公告)号: CN113986815B 公开(公告)日: 2022-08-09
发明(设计)人: 王彦林;高丽江;刘学刚;秋小强;贾一平;杨海钢 申请(专利权)人: 山东芯慧微电子科技有限公司
主分类号: G06F15/78 分类号: G06F15/78;H03K19/17728
代理公司: 南京行高知识产权代理有限公司 32404 代理人: 李晓
地址: 250102 山东省济南市历城区高*** 国省代码: 山东;37
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摘要:
搜索关键词: 一种 基于 粒度 查找 结构 可编程 逻辑
【权利要求书】:

1.一种基于多粒度查找表结构的可编程逻辑块,其特征在于,所述可编程逻辑块的每个基本逻辑单元包含两个完全相同相互独立的PLML,拥有独立的输入输出以及进位链结构;

每个PLML包括LUT模块、逻辑运算模块、触发器模块和多路选择器模块;

多路选择器模块包括9个2:1MUX和11个多选一MUX;通过配置实现多种位宽的多路选择器功能,包括:1个独立的4:1MUX,1个独立的3:1MUX,2个独立的2:1MUX的寄存输出;2个独立的4:1MUX,1个独立的3:1MUX的寄存输出;2个独立的4:1MUX的寄存输出;1个8:1MUX的寄存输出;

LUT模块包括相互独立的1个五输入查找表(5-LUT),1个六输入查找表(6-LUT),2个四输入查找表(4-LUT),每个LUT包含两路输出;

逻辑运算模块包括4个独立的加法器/减法器Adder1~4,每个加法器/减法器有1路进位输入端、2路加法器/减法器输入端、1路加法器/减法器运算和输出端,1路进位输出端;

其中,2路加法器/减法器输入端,包括:第一路加法器/减法器输入端为LUT的输出,第二路加法器/减法器输入端为LUT的输出与旁路端口BYP1~4通过多路选择器的选通;

4个加法器/减法器级联成一个多位加法器,级联输入信号为Carry_in或0/1,级联输出信号为Carry_out;

触发器模块包括4个触发器,包括输入端D、输出端Q、时钟控制端CLK、使能端CE、置位复位端SR、初始化信号端INIT,输入端D为LUT的输出、加法器运算和输出端、进位输出端与旁路端口BYP1~4通过多路选择器的选通,实现触发器复用模式;

每个PLML通过内部同种或不同种资源组合,充分调用整个PLML的LUT、加法器和MUX,实现更加复杂的LUT功能,时序逻辑功能、逻辑运算功能以及多路选择器功能。

2.根据权利要求1所述的基于多粒度查找表结构的可编程逻辑块,其特征在于,可实现的LUT寄存输出功能模式包括:

1个独立的6-LUT,1个独立的5-LUT,2个独立的4-LUT的寄存输出;

两个独立的6-LUT的寄存输出;

两个有公共输入端的6-LUT;两个独立的5-LUT,1个独立的6-LUT的寄存输出;

两个有公共输入端的5-LUT,1个独立的6-LUT的寄存输出;

一个完整的7-LUT的寄存输出。

3.根据权利要求1所述的基于多粒度查找表结构的可编程逻辑块,其特征在于,可实现的时序逻辑功能模式包括:

LUT各种组合模式的组合逻辑结果的寄存输出;4个加法器结果的寄存输出;多种位宽多路选择器的寄存输出;旁路信号的寄存输出。

4.根据权利要求1所述的基于多粒度查找表结构的可编程逻辑块,其特征在于,可实现的逻辑运算的寄存输出功能包括:

四个独立的2输入加法器/减法器的寄存输出;两个复用的2输入加法器/减法器的寄存输出;一路输入来自旁路信号的2输入加法器/减法器的寄存输出;一个级联多bit加法器/减法器的寄存输出;

其中,2路触发器复用模式,复用Adder1和Adder2;此模式下进位输出可以直接旁路掉Adder3和Adder4被Carry_out选通。

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