[发明专利]基于FPGA平台的多路并行DDS双向线性扫频方法、系统及介质

说明书

本发明公开了一种基于FPGA平台的多路并行DDS双向线性扫频方法、系统及介质，系统包括FPGA、第一单向扫频模块和第二单向扫频模块，第一单向扫频模块根据第一控制信息计算第一批并行的DDS的初相位以及相位累进值，并将正方向扫频最后一个数据点对应的相位作为负方向扫频初始相位，向第一批并行的DDS输入对应的初相位和相位累进值来进行正方向扫频，第二单向扫频模块根据负方向扫频初始相位配置第二控制信息，根据第二控制信息计算第二批并行的DDS的初相位以及相位累进值，向第二批并行的DDS输入对应的初相位和相位累进值来进行负方向扫频。本发明能够使得双向线性扫频的两次扫频信号相位连续，且计算复杂度较低，能够降低计算误差对于扫频信号的影响。

技术领域

本发明涉及扫频技术领域，尤其涉及一种基于FPGA平台的多路并行DDS双向线性扫频方法、系统及介质。

背景技术

直接数字频率合成(Direct Digital Synthesizer，DDS)是一种新的频率合成技术和信号产生的方法，具有超高速的频率转换时间、极高的频率分辨率和较低的相位噪声，在频率改变与调频时，DDS能够保持相位的连续，因此很容易实现频率、相位和幅度调制。

随着现代雷达技术向宽带、高分辨率和数字化方向发展，对于扫频信号采样率的需求越来越高，但在FPGA平台中，DDS输出信号频率和带宽始终受FPGA工作时钟频率的限制，导致其无法直接合成高载频、大带宽信号，尚不能满足宽带或超宽带微波雷达系统的要求。

为了扩展频带，提高DDS输出信号频率和带宽，现有的方案通过并行直接数字频率合成器将现场编程逻辑门阵列的输入信号分为多相并行信号并输出，大大降低了FPGA工作时钟频率的要求。该方案对于并行DDS是输入频率控制字来控制信号的瞬时频率，并对每个DDS输入固定相位差或者相位增量来输出当前数据点的相位值，然后再根据相位值进行运算实现不同数据点的信号输出，对于单向扫频而言，该方法对于获取高采样率的扫频信号具有较好效果。但是为了获得更加精确的扫频结果，有时还需要进行双向扫频，即第一遍按照正方向扫频结束后，第二遍按照负方向扫频，这种情况下，由于DDS输入相位值后需要进行计算的时间，因此会导致扫频转向时缺少计算时间的数据点，无法确切得到第一遍扫频时最后一个数据点的相位值，而是要等待计算的结果，从而导致扫频转向时相位不连续，影响扫频信号的频谱和时域。

论文《基于多路并行DDS的宽带雷达信号产生技术》提出了多路并行DDS技术，以面积换速度，使现场可编程门阵列(Field Programmable Gate Array，FPGA)能在较低工作频率下实现较高的采样率，进而大大提高输出的信号频率和工作频带，该方法中按照时间更新相位补偿的量，可以解决双向扫频转向时缺少数据点的问题，但是其不同时间点输入每个DDS的相位和频率控制字都是随着时间变化的，由于FPGA工作时钟周期都是定点数，在计算时会存在误差，导致根据该方法进行双向扫频时，计算误差对于扫频信号的影响较大，且计算量也较大。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种基于FPGA平台的多路并行DDS双向线性扫频方法、系统及介质，能够使得双向线性扫频的两次扫频信号相位连续，且计算复杂度较低，能够降低计算误差对于扫频信号的影响。

为解决上述技术问题，本发明提出的技术方案为：

一种基于FPGA平台的多路并行DDS双向线性扫频方法，其特征在于，第一单向扫频模块的控制步骤包括：

获取第一控制信息，根据所述第一控制信息计算第一批并行的DDS中每个DDS的初相位以及每个时间点各DDS的相位累进值，所述相位累进值为后一个时间点的相位减前一个时间点的相位的值；