[发明专利]一种基于忆阻交叉阵列的长短时记忆自主转换电路

权利要求书

1.一种基于忆阻交叉阵列的长短时记忆自主转换电路，其特征在于，包括短时记忆网络、长时记忆网络、长期刺激判定电路和记忆转换电路；所述短时记忆网络包括第一忆阻交叉阵列，所述长时记忆网络包括第二忆阻交叉阵列；

所述长期刺激判定电路包括n个差分运算模块、n个绝对值模块、求和比较模块以及控制模块，其中n为大于等于3的整数；所述n个差分运算模块的输出端与所述n个绝对值模块的输入端对应连接，所述n个绝对值模块的输出端均连接到所述求和比较模块的输入端，所述求和比较模块的输出端与所述控制模块的输入端连接；所述控制模块的输出电压决定第一忆阻交叉阵列和第二忆阻交叉阵列的行和列是否选通；

所述记忆转换电路包括依次连接的读电路模块、长短时记忆模块和写电路模块；所述读电路模块从所述第一忆阻交叉阵列读取短时记忆并转化为短时记忆电压，所述长短时记忆模块将短时记忆电压转化为长时记忆电压，所述写电路模块将长时记忆电压写入所述第二忆阻交叉阵列中。

2.如权利要求1所述的长短时记忆自主转换电路，其特征在于，每个差分运算模块的第一输入端连接激励函数，其第二输入端连接比较输入电压，所述激励函数输出值与短时记忆网络的联想结果对应，所述比较输入电压与外界刺激对应；

n个差分运算模块计算n个激励函数输出值和n个比较输入电压的各点误差值；

n个绝对值模块将各点的误差值求绝对值；

求和比较模块将各点所得的误差绝对值求和，并将求和结果与第一参考电压V_ref比较得到判定电压；

所述判定电压输入至控制模块，控制模块的输出电压发生变化。

3.如权利要求1所述的长短时记忆自主转换电路，其特征在于，n＝3。

4.如权利要求3所述的长短时记忆自主转换电路，其特征在于，所述第一差分运算模块包括第一运算放大器A₁、第一电阻R₁、第二电阻R₂、第三电阻R₃和第四电阻R₄；

所述第一电阻R₁的第一端连接第一激励函数g₁，所述第一电阻R₁的第二端、所述第二电阻R₂的第一端与所述第一运算放大器A₁的反向输入端相连，所述第三电阻R₃的第一端连接第一比较输入电压V_IN1，所述第三电阻R₃的第二端和所述第四电阻R₄的第一端均与所述第一运算放大器A₁的正向输入端相连，所述第四电阻R₄的第二端接地，所述第二电阻R₂的第二端与所述第一运算放大器A₁的输出端相连；

所述第二差分运算模块包括第四运算放大器A₄、第十二电阻R₁₂、第十三电阻R₁₃、第十四电阻R₁₄和第十五电阻R₁₅；

所述第十二电阻R₁₂的第一端连接第二激励函数g₂，所述第十二电阻R₁₂的第二端、所述十三电阻R₁₃的第一端与所述第四运算放大器A₄的反向输入端相连，所述第十四电阻R₁₄的第一端连接第二比较输入电压V_IN2，所述第十四电阻R₁₄的第二端和所述第十五电阻R₁₅的第一端均与所述第四运算放大器A₄的正向输入端相连，所述第十五电阻R₁₅的第二端接地，所述第十三电阻R₁₃的第二端与所述第四运算放大器A₄的输出端相连；

所述第三差分运算模块包括第七运算放大器A₇、第二十三电阻R₂₃、第二十四电阻R₂₄、第二十五电阻R₂₅和第二十六电阻R₂₆；

所述第二十三电阻R₂₃的第一端连接第三激励函数g₃，所述二十三电阻R₂₃的第二端、第二十四电阻R₂₄的第一端与所述第七运算放大器A₇的反向输入端相连，所述第二十五电阻R₂₅的第一端连接第三比较输入电压V_IN3，所述第二十五电阻R₂₅的第二端和所述第二十六电阻R₂₆的第一端均与所述第七运算放大器A₇的正向输入端相连，所述第二十六电阻R₂₆的第二端接地，所述第二十四电阻R₂₄的第二端与所述第七运算放大器A₇的输出端相连。