[发明专利]一种基于FPGA的接收开展频高速V-By-One信号的方法及装置

说明书

本发明涉及一种基于FPGA的接收开展频高速V‑By‑One信号的方法及装置；方法，包括：获取经过重新过采样V‑By‑One输入的像素数据；进行数据位切割，得到切割数据及有效数据量；进行数据还原，得到还原数据；进行解码，以得到解码数据；进行字符对齐，得到字符对齐数据；进行数据解扰运算，得到解扰运算数据；进行解包、还原及重组，得到重组像素数据；进行分区重构，以得到分区显示数据；进行像素时钟还原，得到像素时钟信号；驱动像素数据及行场扫描信号输出封包编码，以得到HDMI2.1封包编码数据流；将封包编码数据流输出。本发明解决了无法正常接收开展频的高速信号的缺陷，大大扩宽了FPGA自身的应用范围。

技术领域

本发明涉及接收开展频信号技术领域，尤其是指一种基于FPGA的接收开展频高速V-By-One信号的方法及装置。

背景技术

随着数字超高清视频图像显示的发展，目前LCD玻璃面板厂的物理分辨率已经大量进入8K/4K时代，进而主板与TCON之间的数据传输接口形式也从早期的miniLVDS发展成V-By-One。V-By-One最高传输速率可达3.75Gbps，采用不带随路时钟高速差分点对点传输方式，可有效的减少互连线数量和功耗并可依据实际的面板规格确定实际差分对数量(例如：4K@60Hz推荐使用8Lane传输，4K@120Hz推荐使用16Lane传输，8K@60Hz或者4K@240Hz推荐使用32Lane传输，8K@120Hz推荐使用64Lane传输)。消费类电子产品市场对EMI提出的严苛的要求，对于高速信号产生的电磁干扰通常会选择开展频(SSC)来减少辐射，这不仅加大了高速收发器(GTranseciver，下称GT)接收信号难度，市面上V-By-One接收方案中ASIC占了绝大部分应用场合，但一些场合暂未有完美的ASIC方案，如8K4K miniLED电视背光控制、混合多类型输入信号检测(如：V-By-One+miniLVDS+P2P等输入)以及一些特殊应用，而通用FPGA的高速收发器在正常CDR接收模式下，无法忍受Center(中心)模式±1％乃至更大展频范围，导致无法满足多种应用需求。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于FPGA的接收开展频高速V-By-One信号的方法及装置。

为了解决上述技术问题，本发明采用如下技术方案：

一种基于FPGA的接收开展频高速V-By-One信号的方法，包括以下步骤：

获取经过重新过采样V-By-One输入的像素数据；

对像素数据进行数据位切割，以得到切割数据及有效数据量；

对切割数据及有效数据量进行数据还原，以得到还原数据；

对还原数据进行解码，以得到解码数据；

对解码数据进行字符对齐，以得到字符对齐数据；

对字符对齐数据进行数据解扰运算，以得到解扰运算数据；

对解扰运算数据进行解包、还原及重组，以得到重组像素数据；

对重组像素数据进行分区重构，以得到分区显示数据；

对分区显示数据进行像素时钟还原，以得到像素时钟信号；

利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI2.1封包编码数据流；

将封包编码数据流输出。

其进一步技术方案为：所述对像素数据进行数据位切割，以得到切割数据及有效数据量步骤中，对像素数据重新过采样，采样前将拉高V-By-One接口中LOCK_n信号并拉低HPD_n信号，当LOCK_n控制信号被拉高以输出高电平，以及HPD_n控制信号被拉低以输出低电平。