[发明专利]一种时间数字转换器、校准方法及芯片

说明书

本发明公开了一种时间数字转换器、校准方法及芯片，所述时间数字转换器包括：延迟链、存储器以及校准电路，校准电路包括环形振荡器与频率计数器，其中：存储器中存储有细计数与细计时的对应表以及环形振荡器在启动校准时的初始频率计数值；延迟链用于在接收到待测试信号时，产生对应的目标细计数；环形振荡器用于在延迟链的温度影响下，产生相对应的频率信号，并将频率信号输入到频率计数器；频率计数器用于对频率信号进行计数，得到测试频率计数值，以使得校准方法基于测试频率计数值以及初始频率计数值，更新目标细计数，基于更新后的目标细计数在所述对应表中查找对应的目标细计时，以提高TDC计时精度。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种时间数字转换器、校准方法及芯片。

背景技术

近年来，癌症发病率越来越高，一种新型的正电子发射断层(Positron EmissionTomography，PET)扫描成为提前检测癌症的重要手段，PET成像技术具有成像信息准确、精度高等，成为癌症检测的重要手段。

PET成像系统前端电子学主要是读取能量和时间，其中读取时间一般采用时间数字转换器(Time To Digital Converter，TDC)实现。国内外研究现状分析可知，在多通道高速高精度的(Field Programmable Gate Array，FPGA)TDC系统中，延迟链方式是实现FPGATDC的不二选择。

而TDC精度严重影响着PET的成像质量，随着PET系统不断工作，芯片工作环境也会发生变化。当温度变化时，芯片能稳定高精度计时是保证系统高精度成像的前提，因此，必须采取有效措施来提高TDC计时精度，从而提高成像质量。

发明内容

本申请实施例提供了一种时间数字转换器、校准方法及芯片，通过在TDC结构中增设校准电路，实现对目标细计数的更新，从而基于更新后的目标细计数在对应表中查找对应的目标细计时，减少时间延迟，有效提高了TDC计时精度。

第一方面，本发明通过本发明的一实施例提供如下技术方案：

一种时间数字转换器，应用于现场可编程逻辑门阵列芯片，所述时间数字转换器包括：延迟链、存储器以及校准电路，所述校准电路包括环形振荡器与频率计数器，所述环形振荡器与所述频率计数器连接，所述频率计数器以及延迟链均与所述存储器连接，校准方法其中：所述存储器中存储有细计数与细计时的对应表以及所述环形振荡器在启动校准时的初始频率计数值；所述延迟链用于在接收到待测试信号时，产生对应的目标细计数，并记录到所述对应表中；所述环形振荡器用于在所述延迟链的温度影响下，产生相对应的频率信号，并将所述频率信号输入到所述频率计数器；所述频率计数器用于对所述频率信号进行计数，得到测试频率计数值，并校准方法基于所述测试频率计数值以及所述初始频率计数值，更新所述对应表中的所述目标细计数。

优选地，所述延迟链包括多个依次连接的进位多路复用器。

优选地，所述环形振荡器包括奇数个依次级联的进位多路复用器，其中，第一个进位多路复用器与最后一个进位多路复用器连接。

优选地，所述频率计数器用于：基于接收到的频率信号以及预设的参考时钟，对参考时钟周期内环形振荡器上升沿的数量进行计数，得到所述测试频率计数值。

优选地，所述参考时钟周期范围为2¹⁴-2¹⁶。

优选地，所述频率计数器包括系统时钟、状态机以及D触发器，所述系统时钟分别与所述状态机以及所述D触发器连接。

优选地，所述系统时钟的精度为80～100ppm。

第二方面，本发明通过本发明的一实施例，提供如下技术方案：

一种时间数字转换器校准方法，应用于前述第一方面任一项所述的时间数字转换器，所述校准方法包括：