[发明专利]覆铜层叠板和覆铜层叠板的制造方法

说明书

本发明的课题是提供一种能够降低通过半加成法形成的布线图案的不良率的覆铜层叠板以及覆铜层叠板的制造方法。本发明的覆铜层叠板(1)，具有在基膜(10)的表面上形成的含有镀铜被膜(22)的导体层(20)。导体层(20)的厚度是0.4～3.0μm，并且直径5μm以上的针孔是0.04个/cm²以下。使用镀敷装置，在通过辊对辊搬送基材的同时通过电解镀敷形成基材的表面的镀铜被膜(22)，获得具有厚度为0.4～3.0μm的导体层(20)的覆铜层叠板(1)。镀敷装置中与基材的镀敷面接触的全部的辊的搬送面的表面粗糙度Rmax是0.1μm以下。

技术领域

本发明涉及一种覆铜层叠板和覆铜层叠板的制造方法。更详细而言，本发明涉及一种用于柔性印刷布线板、覆晶薄膜等的制造的覆铜层叠板及其覆铜层叠板的制造方法。

背景技术

在液晶面板、笔记本电脑、数码相机、移动电话等电子设备中，使用在树脂膜的表面上形成了布线图案的柔性印刷布线板(FPC)、在柔性印刷布线板上安装了半导体芯片的覆晶薄膜(COF)。

通过半加成法、减成法等在覆铜层叠板上形成布线图案来获得柔性印刷布线板。尤其是在需要微细布线的形成、高精度的布线尺寸的情况下，使用半加成法(例如，专利文献1)。

在半加成法中，通过蚀刻除去覆铜层叠板的导体层中不需要的部分。当导体层过厚时，则蚀刻时间变长，连布线部也被蚀刻，因此布线的截面形状难以成为矩形。因此，通过半加成法加工的覆铜层叠板的导体层优选较薄的导体层。因此，作为通过半加成法加工的覆铜层叠板，常使用具有厚度为0.2～3.0μm的导体层的覆铜层叠板。

通过布线图案厂商和组件厂商按顺序加工覆铜层叠板来制造覆晶薄膜。布线图案厂商在长条带状的覆铜层叠板上排列了之后会成为复数个单片的复数个布线图案的状态下形成长条带状的柔性印刷布线板，在长条带状条件下，将柔性印刷布线板发送到组件厂商。在此，在复数个布线图案中，对发生布线的断线、欠缺等缺陷的布线图案标上表示不良的标记。组件厂商在各个布线图案上安装半导体芯片。此时，当柔性印刷布线板的不良率(在柔性印刷布线板上形成的复数个布线图案中不良布线图案的比例)高时，安装的生产性降低。因此，交付给组件厂商的柔性印刷布线板大多规定布线图案的容许不良率。虽然规格因组件厂商而不同，但容许不良率大多定为30％。

现有技术文献

专利文献

专利文献1：日本特开2010-108964号公报。

发明内容

本发明鉴于上述情况，其目的是提供一种能够降低通过半加成法形成的布线图案的不良率的覆铜层叠板以及覆铜层叠板的制造方法。

本发明的覆铜层叠板，其特征在于，其具有在基膜的表面上形成的含有镀铜被膜的导体层，所述导体层的厚度是0.4～3.0μm，并且所述导体层的直径5μm以上的针孔是0.04个/cm²以下。

本发明的覆铜层叠板的制造方法，其特征在于，使用镀敷装置，在通过辊对辊搬送基材的同时通过电解镀敷形成该基材的表面的镀铜被膜，获得具有厚度为0.4～3.0μm的导体层的覆铜层叠板，在使用镀敷装置获得覆铜层叠板时，所述镀敷装置中与所述基材的镀敷面接触的全部的辊的搬送面的表面粗糙度Rmax是0.1μm以下。

在本发明的覆铜层叠板中，通过使导体层中存在的直径5μm以上的针孔为0.04个/cm²以下，能够将通过半加成法形成的布线图案的不良率抑制到30％以下。

根据本发明的覆铜层叠板的制造方法，能够制造具有直径5μm以上的针孔为0.04个/cm²以下的导体层的覆铜层叠板。

附图说明

图1是本发明的一实施方式的覆铜层叠板的截面图。

附图标记的说明