[发明专利]用于3D共形处理的原子层处理腔室

说明书

本文所描述实施方式涉及用于在半导体基板上形成或处理材料层的方法。在一个实施方式中，用于执行原子层工艺方法包括输送物质至处于第一温度的基板的表面，随后将基板的表面尖峰退火至第二温度以引发物质与基板的表面上的分子之间的反应。第二温度高于第一温度。通过重复输送及尖峰退火工艺，在基板的表面上形成共形层或对基板的表面执行共形蚀刻工艺。

本申请是申请日为2016年2月25日、申请号为201680016568.X、发明名称为“用于3D共形处理的原子层处理腔室”的发明专利申请的分案申请。

技术领域

本文所描述的实施方式涉及半导体制造工艺。更特定而言，公开用于在半导体基板上形成或处理材料层的方法。

背景技术

自从半导体元件面世数十年以来其几何形状已在尺寸上显著减小。现代半导体制造设备通常生产具有45nm、32nm及28nm特征尺寸的器件，而新设备正在研制并实施来生产具有小于12nm的尺寸的器件。另外，芯片架构正处于从二维(2D)到三维(3D)结构的转折点，以适于更佳的性能、功率消耗更低的器件。因此，形成这些器件的材料的共形沉积正变得日益重要。

可在高温下执行形成3D结构的材料的共形沉积。然而，减少的热收支(heatbudget)及更严格的临界尺寸需求使得高温热工艺不适用于进阶的器件节点(nodes)。在减少的热收支下，可通过使用等离子体或光执行反应物键的预断裂。然而，由于存在等离子体鞘及低压(通常小于约5托)以维持等离子体，基于等离子体或光产生离子或自由基的工艺一般不为3D共形。

因此，本技术领域中需要用于形成或处理材料层的改良方法。

发明内容

本文所描述的实施方式涉及用于在半导体基板上形成或处理材料层的方法。在一个实施方式中，方法包括输送物质至基板的表面。基板处于第一温度，且物质被吸附在基板的表面上。方法进一步包括将基板的表面加热至第二温度，且在第二温度下，物质与基板的表面反应。方法进一步包括重复输送及加热工艺。

在另一实施方式中，方法包括输送物质至基板的表面。基板处于第一温度，且物质被吸附在基板的表面上。方法进一步包括将基板的表面加热至第二温度，且在第二温度下，物质扩散至基板的表面中。方法进一步包括重复输送及加热工艺。

在另一实施方式中，方法包括将基板置放在处理腔室中，且输送第一物质至基板的表面。基板处于第一温度，且第一物质被吸附在基板的表面上。方法进一步包括移除未被吸附在基板的表面上的过量第一物质，且加热基板的表面至第二温度。在第二温度下，第一物质与基板的表面反应。方法进一步包括重复输送及加热工艺。

附图说明

以上简要概述的本公开内容的上述详述特征可以被详细理解的方式、以及本公开内容的更特定描述，可以通过参考实施方式获得，其中一些实施方式绘示于附图中。然而，应注意，附图仅绘示出本公开内容的典型实施方式，因而这些附图不应视为对本发明的范围的限制，因为本公开内容可允许其他等同有效的实施方式。

图1图解根据各种实施方式的处理序列。

图2A至图2C图示根据一个实施方式的工艺序列。

图3A至图3C图示根据另一实施方式的工艺序列。

图4A至图4C图示根据另一实施方式的工艺序列。

图5为根据一个实施方式的处理腔室的示意性截面图。

图6为根据另一实施方式的处理腔室的示意性截面图。

图7为根据另一实施方式的处理腔室的示意性截面俯视图。

为了便于理解，已尽可能地使用相同附图符号标示附图中共通的相同元件。考虑到，一个实施方式中所公开的元件在没有特定描述下可有益地运用于其他实施方式。

具体实施方式