[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，包括：提供衬底；在部分所述衬底表面形成栅极；在所述栅极两侧的衬底内形成初始凹槽，所述初始凹槽内壁表面具有第一粗糙度；对所述初始凹槽内壁表面进行多次循环处理，以所述初始凹槽形成凹槽，所述凹槽内壁表面具有第二粗糙度，所述第二粗糙度小于所述第一粗糙度，所述循环处理的方法包括：等离子体处理工艺，所述等离子体处理工艺用于对所述初始凹槽内壁表面进行改性处理，形成初始凹槽内壁表面的改性层；所述等离子体处理工艺后的气相刻蚀工艺，所述气相刻蚀工艺用于去除所述改性层；形成所述凹槽后，采用外延生长技术在所述凹槽内形成源漏层，通过降低凹槽内壁表面的粗糙度，提高后续形成的源漏层的质量。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构的形成方法。

背景技术

随着半导体工艺的进一步发展，晶体管的特征尺寸缩小到纳米尺度后，等比例缩小技术面临着越来越严峻的挑战，如：迁移率退化、源漏穿通漏电、热载流子效应等。其中迁移率退化是影响集成电路速度提升的主要难点。通过提高沟道内载流子的迁移率，可以弥补由于沟道高掺杂引起的库仑相互作用、栅介质变薄导致的有效电场强度提高以及界面散射增强等因素引发的迁移率退化。

源漏嵌入SiGe应变技术是通过外延生长技术在源漏嵌入SiGe材料，利用锗和硅晶格常数不同，从而对衬底硅产生应力，改变硅价带的能带结构，降低空穴的电导有效质量。该技术被广泛用于提高90纳米及以下工艺制程PMOS的速度。

然而，随着晶体管特征尺寸的持续缩小，现有SiGe外延层的形成工艺有待进一步改善。

发明内容

本发明解决的技术问题是提供一种半导体结构的形成方法，以改善半导体结构性能。

为解决上述技术问题，本发明技术方案提供了一种半导体结构的形成方法，包括：提供衬底；在部分所述衬底表面形成栅极；在所述栅极两侧的衬底内形成初始凹槽，所述初始凹槽内壁表面具有第一粗糙度；对所述初始凹槽内壁表面进行多次循环处理，以所述初始凹槽形成凹槽，所述凹槽内壁表面具有第二粗糙度，所述第二粗糙度小于所述第一粗糙度，所述循环处理的方法包括：等离子体处理工艺，所述等离子体处理工艺用于对所述初始凹槽内壁表面进行改性处理，形成初始凹槽内壁表面的改性层；所述等离子体处理工艺后的气相刻蚀工艺，所述气相刻蚀工艺用于去除所述改性层；形成所述凹槽后，采用外延生长技术在所述凹槽内形成源漏层。

可选的，所述改性处理工艺包括氧化处理工艺。

可选的，所述等离子处理工艺的工艺参数包括：采用的气体包括氧气，氦气和氩气。

可选的，所述气相刻蚀工艺的工艺参数包括：反应气体包括氟化氢、氨气和氯化氢中的一者或多者的混合，刻蚀时间范围为1秒至20秒。

可选的，所述改性处理工艺包括氮化处理工艺或无定型化处理工艺。

可选的，所述等离子处理工艺包括远程等离子体处理工艺。

可选的，所述远程等离子体处理工艺的工艺参数包括：刻蚀气体包括氧气，所述刻蚀气体还包括氦气和氩气中的一种或两种，功率范围为100瓦至800瓦，无偏压或偏压范围为小于200伏，刻蚀时间范围为1秒至20秒。

可选的，所述气相刻蚀工艺对所述改性层和所述衬底的刻蚀选择比范围为大于10:1。

可选的，所述衬底包括基底和位于部分所述基底上的鳍部，所述栅极横跨所述鳍部，且位于部分所述鳍部顶部和侧壁。

可选的，所述衬底的材料包括硅；所述源漏层的材料包括锗硅；所述改性层的材料包括氧化硅。

可选的，所述循环处理工艺中循环次数范围为2次至40次。

可选的，所述初始凹槽的深宽比范围为大于2:1。

可选的，所述初始凹槽刻蚀工艺包括干法刻蚀工艺。