[发明专利]测试结构、测试系统以及测试方法

说明书

本申请公开一种测试结构、测试系统以及测试方法，能够提高检测上下层接触插塞短路时的检测准确性。所述测试结构设置在晶圆上，所述测试结构位于晶圆的第一区域内，所述测试结构包括：第一导电线路，包括设置在第一高度区域的第一接触插塞，所述第一接触插塞包括第一通孔，以及设置在所述第一通孔内的导电材料；第二导电线路，包括设置在第二高度区域的第二接触插塞，所述第二接触插塞包括第二通孔，以及设置在所述第二通孔内的导电材料；所述第一高度区域和第二高度区域沿垂直所述晶圆表面的方向邻接分布，且所述第一接触插塞和第二接触插塞在所述晶圆表面的投影的距离为预设阈值。

技术领域

本申请涉及半导体器件测试领域，具体涉及测试结构、测试系统以及测试方法。

背景技术

现有技术中，晶圆代工厂检验生产过程是否正常，标准元器件电性能是否符合要求等时，通常是通过在划片槽中加入WAT(wafer acceptable test，晶圆准许测试)图形来进行相应测试，同时将测试结果作为质量凭证来给到客户等。

WAT图形中，有一种是用来测试接触插塞的开孔是否满足要求的图形，如图1所示。在图1所示的实施例中，设置在衬底内不同高度的第一金属层MET1和第二金属层MET2分段放置，并具有重合区域。接触插塞VIA1上下电连接所述第一金属层MET1和第二金属层MET2，从而将第一金属层MET1和第二金属层MET2连接成链条的形状。该WAT图形可以用于测试该通孔链条是否开路，此时，通过测试该WAT图形两端的第一引脚PIN1和第二引脚PIN2之间的电阻即可。此时，可以检验接触插塞VIA1的开孔是否满足工艺要求，检查是否有所述第一金属层MET1和第二金属层MET2未连接的情况。

然而，随着半导体工艺关键尺寸的不断减小，设置在衬底内位于不同高度的接触插塞之间的距离逐渐减小，很容易出现位于不同高度的接触插塞之间相接触、发生短路的情况。上述图1中所述的WAT图形无法检测这种位于不同高度的接触插塞之间短接的情况，需要一种新的方法，来检测在衬底内位于不同高度的接触插塞的短路情况。

目前晶圆厂大多采用光学检查的方式来确认位于不同高度的接触插塞的短路情况是否会发生短路。

如图2所示的WAT图形，来检测是否有上下层之间的接触插塞出现短接的情况。在图2中，为第二接触插塞VIA2和第二金属层MET2的对准图形，第一接触插塞VIA1和第二金属层MET2之间也有一个类似的对准图形。通过测量第二接触插塞VIA2相对于第二金属层MET2的偏移量，以及第一接触插塞VIA1相对于第二金属层MET2的偏移量，即可得知第一接触插塞VIA1和第二接触插塞VIA2之间的实际间距，以此判断第一接触插塞VIA1和第二接触插塞VIA2之间是否会发生短路。

然而，这种光学检查的方法是一种间接的测量方法，无法直接获得上下层接触插塞之间是否发生短路的信息。另外，光学检查有时候是人工进行检查，可能存在漏检、误检的情况。

发明内容

鉴于此，本申请提供一种测试结构、测试系统以及测试方法，能够提高检测上下层接触插塞短路时的检测准确性。

本申请提供的一种测试结构，设置在晶圆上，所述测试结构位于晶圆的第一区域内，所述测试结构包括：第一导电线路，包括设置在第一高度区域的第一接触插塞，所述第一接触插塞包括第一通孔，以及设置在所述第一通孔内的导电材料；第二导电线路，包括设置在第二高度区域的第二接触插塞，所述第二接触插塞包括第二通孔，以及设置在所述第二通孔内的导电材料；所述第一高度区域和第二高度区域沿垂直所述晶圆表面的方向邻接分布，且所述第一接触插塞和第二接触插塞在所述晶圆表面的投影的距离为预设阈值。

可选的，所述第一导电线路还至少包括设置在所述第一高度区域内的第一图形化金属层和第二图形化金属层，所述第一接触插塞中的导电材料至少电连接所述第一图形化金属层和第二图形化金属层。

可选的，所述第二导电线路还至少包括设置在所述第二高度区域内的第三图形化金属层，所述第二接触插塞中的导电材料至少电连接所述第三图形化金属层。