[发明专利]半导体结构及其测试结构

说明书

本发明提供了一种半导体结构及其测试结构，应用于半导体技术领域。在本发明提供了的一种测试结构中，其通过提出利用类似于脊柱叠层形状的设计的方式，在器件区域之间的切割道内的单位面积上至少堆叠放置两个测试结构，从而实现通过在切割道单位面积上增加测试结构的方式，在有限的切割道内设置足够多的测试结构，以提高晶圆上形成的半导体器件的测试结果的可靠性和稳定性，进而最终改善并提升晶圆良率。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其测试结构。

背景技术

随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。

电子设备实现通过集成电路实现各种功能，半导体器件是集成电路的核心部件。从半导体单晶片到最终成品，半导体器件的生产包括数十甚至上百道工序。为了确保所生产的半导体器件性能合格、稳定可靠，半导体器件制造工艺除了包括形成半导体器件的生产工序，还包括对所形成半导体器件进行检测的测试工艺。晶圆接收测试(WaferAcceptance Test ，WAT)是对特定的测试结构(Testkey)进行电学性能测试，根据测试结构的测试结果，反映生产工序的是否正常，以及生产工序的稳定性。

晶圆上形成有数量众多的芯片，芯片之间留有空隙，形成切割道。然而，随着晶圆制程的不断演进，晶圆上形成的半导体器件的数量不断增多。因此，用于监控晶圆制程与晶圆上形成的半导体器件参数与特性的测试结构也越来越多，从而导致有限的晶圆切割道内无法摆放足够多的用于晶圆制程与半导体器件监控的测试结构群组，进而降低了晶圆上形成的半导体器件的测试结果的可靠性和稳定性，进而最终提高了半导体器件良率的困难度。

发明内容

本发明的目的在于提供一种半导体结构及其测试结构，以在节省晶圆切割道面积的同时，在有限的切割道内设置足够多的测试结构，以提高晶圆上形成的半导体器件的测试结构的可靠性和稳定性，进而最终改善并提升晶圆良率。

第一方面，为解决上述技术问题，本发明提供一种测试结构，所述测试结构位于衬底的切割道中，并包括沿所述切割道的长度延伸方向依次排布的多个测试元件组，其特征在于，每个测试元件组均包括：

第一子测试结构和第二子测试结构，沿所述切割道的长度延伸方向依次排布在所述切割道上且相互隔离开。

第一焊盘和第二焊盘，通过形成于所述第一子测试结构和第二子测试结构上方的多层金属互连结构，分别与所述第一子测试结构电性连接。

第三焊盘和第四焊盘，通过所述多层金属互连结构分别与所述第二子测试结构电性连接。

其中，在沿所述切割道的长度延伸方向上，所述第一焊盘、所述第三焊盘、所述第二焊盘和所述第四焊盘依次排列且相互间隔，且在沿垂直于所述衬底的方向上，所述第一焊盘和所述第三焊盘中的至少一个焊盘与所述第一子测试结构的投影有部分交叠，以及所述第二焊盘和所述第四焊盘中的至少一个焊盘与所述第二子测试结构的投影有部分交叠。

可选的，位于所述第一子测试结构上方的多层金属互连结构与位于所述第二子测试结构上方的多层金属互连结构在沿所述切割道的长度延伸方向未交连，所述多层金属互连结构至少包括三层金属层，各层所述金属层均位于所述第一子测试结构和所述第二子测试结构的上方，且相邻所述金属层之间通过填充在通孔中的导电插塞电连接。

可选的，所述第一焊盘、所述第三焊盘、所述第二焊盘和所述第四焊盘均与所述多层金属互连结构中的顶层金属层为同一层金属层，且在沿垂直于所述衬底的方向上，位于所述第一子测试结构和所述第一焊盘和所述第三焊盘之间的其余所述互连金属层以及位于所述第二子测试结构和所述第二焊盘和第四焊盘之间的其余所述互连金属层均不是所述顶层金属层。

可选的，所述多层金属互连结构中的各层所述金属层中均可以包含多条平行的金属线，且相邻所述金属层之间以及相邻金属线之间均填充有绝缘层。