[发明专利]可用于数据读取的精简化的存算一体电路

说明书

本公开实施例公开了一种可用于数据读取的精简化的存算一体电路、芯片、计算装置，其中，该电路包括：读地址译码器，用于根据待读取数据地址从存储计算单元阵列中选择目标存储计算单元；数据输入单元阵列，用于向目标存储计算单元输入第一数据，向其他存储计算单元输入第二数据；存储计算单元阵列，用于将第一数据和第二数据分别与对应的存储数据进行第一预设方式的计算，并将计算结果输入运算单元阵列；运算单元阵列，用于对输入的计算结果进行第二预设方式的计算，得到目标存储计算单元中的存储数据。本公开实施例缩小了存算一体核的面积，减小了功耗，提高了存算一体核的数据读写的工作频率，受外界干扰的影响变小，读取数据操作的可靠性更高。

技术领域

本公开涉及芯片设计技术领域，尤其是一种可用于数据读取的精简化的存算一体电路、芯片及计算装置。

背景技术

目前，在存算一体芯片中，存算一体核主要包含存储结构、乘加结构以及逻辑控制结构。对于存储结构，存算一体核需要将数据写入存算单元阵列，并和输入的乘积数进行运算。目前常规存算一体设计中的存储结构读写功能的设计主要延续了传统静态随机存储器的读写设计架构。

目前传统的存算一体核对于存储结构部分的设计架构，类似于传统静态随机存储器，分为读写两种基本功能，实现方式也基本类似于传统静态随机存储器。存算一体核处于待机状态时，位线和位线的非处于预充电高电位的状态，字线处于低电位，存储单元处于数据保持状态。当时钟上升沿来临时，存储器读写功能启动，位线和位线的非关闭预充电。如果是读取数据周期，读地址对应的字线在内部时钟的控制下有序打开，存储单元内的数据传送到处于浮空高电位状态的位线和位线的非，存‘0’的一端将对应的位线或位线的非的电压逐渐拉低，从而和另一侧的位线的非或位线的高电位形成电压差，该电压差异随位线和位线的非信号传送至灵敏放大器，当电压差异达到阈值，灵敏放大器开启工作，将位线和位线的非中电压较低的一边拉低到‘0’，另一边维持高电位‘1’，再经由存算一体核的输出单元将读出的数据传送到输出端口，完成读操作。

发明内容

本公开的实施例提供了一种可用于数据读取的精简化的存算一体电路，该电路包括：存储计算单元阵列、数据输入单元阵列、运算单元阵列、读地址译码器；其中，存储计算单元阵列包括的存储计算单元与数据输入单元阵列包括的数据输入单元一一对应；读地址译码器用于根据输入的待读取数据地址从存储计算单元阵列中选择对应的目标存储计算单元；数据输入单元阵列用于向目标存储计算单元输入第一数据，向其他存储计算单元输入第二数据；存储计算单元阵列用于将第一数据和第二数据分别与对应的存储计算单元中的存储数据进行第一预设方式的计算，并将得到的计算结果输入运算单元阵列；运算单元阵列用于对输入的计算结果进行第二预设方式的计算，得到目标存储计算单元中的存储数据。

在一些实施例中，存储计算单元阵列中的存储计算单元包括乘法器，乘法器用于将存储计算单元中的存储数据与对应的数据输入单元输入的数据相乘。

在一些实施例中，第一数据为数字1，第二数据为数字0。

在一些实施例中，存储计算单元阵列中的存储计算单元分别包括第一预设数量个单比特存储计算子单元，每个单比特存储计算子单元包括单比特存储器和单比特乘法器，单比特乘法器用于将对应的单比特存储器中的数据和对应的数据输入单元输入的数据相乘。

在一些实施例中，运算单元阵列包括加法器阵列，加法器阵列用于对从存储计算单元输入的计算结果进行相加，得到目标存储计算单元中的存储数据。

在一些实施例中，加法器阵列包括第二预设数量个加法器组，第二预设数量个加法器组通过级联的方式依次连接，且第二预设数量个加法器组中的第一级加法器组包括的加法器的输入端分别与相邻的存储计算单元组连接。