[发明专利]可用于数据读取的精简化的存算一体电路

权利要求书

1.一种可用于数据读取的精简化的存算一体电路，包括：存储计算单元阵列、数据输入单元阵列、运算单元阵列、读地址译码器；其中，所述存储计算单元阵列包括的存储计算单元与所述数据输入单元阵列包括的数据输入单元一一对应；

所述读地址译码器用于根据输入的待读取数据地址从所述存储计算单元阵列中选择对应的目标存储计算单元；

所述数据输入单元阵列用于向所述目标存储计算单元输入第一数据，向其他存储计算单元输入第二数据；

所述存储计算单元阵列用于将所述第一数据和所述第二数据分别与对应的存储计算单元中的存储数据进行第一预设方式的计算，并将得到的计算结果输入所述运算单元阵列；

所述运算单元阵列用于对输入的计算结果进行第二预设方式的计算，得到所述目标存储计算单元中的存储数据。

2.根据权利要求1所述的电路，其中，所述存储计算单元阵列中的存储计算单元包括乘法器，所述乘法器用于将存储计算单元中的存储数据与对应的数据输入单元输入的数据相乘。

3.根据权利要求2所述的电路，其中，所述第一数据为数字1，所述第二数据为数字0。

4.根据权利要求2所述的电路，其中，所述存储计算单元阵列中的存储计算单元分别包括第一预设数量个单比特存储计算子单元，每个单比特存储计算子单元包括单比特存储器和单比特乘法器，所述单比特乘法器用于将对应的单比特存储器中的数据和对应的数据输入单元输入的数据相乘。

5.根据权利要求1所述的电路，其中，所述运算单元阵列包括加法器阵列，所述加法器阵列用于对从所述存储计算单元输入的计算结果进行相加，得到所述目标存储计算单元中的存储数据。

6.根据权利要求5所述的电路，其中，所述加法器阵列包括第二预设数量个加法器组，所述第二预设数量个加法器组通过级联的方式依次连接，且所述第二预设数量个加法器组中的第一级加法器组包括的加法器的输入端分别与相邻的存储计算单元组连接。

7.根据权利要求1所述的电路，其中，所述电路还包括主控制器，所述主控制器用于：

获取待读取数据地址，并将所述待读取数据地址发送至所述读地址译码器；

基于所述待读取数据地址，从所述数据输入单元阵列中确定目标数据输入单元；

生成所述目标数据输入单元对应的第一数据和所述数据输入单元阵列中的其他数据输入单元对应的第二数据；

将所述第一数据发送至所述目标数据输入单元，以及将所述第二数据发送至所述其他数据输入单元。

8.根据权利要求7所述的电路，其中，所述主控制器还用于：

接收所述运算单元阵列输出的数据，并将所接收的数据确定为从所述目标存储计算单元读取的数据。

9.一种芯片，其特征在于，包括根据权利要求1-8中任一项所述的可用于数据读取的精简化的存算一体电路。

10.一种计算装置，其特征在于，包括根据权利要求9所述的芯片。